VERTIKALE TRANSISTOREN MIT ZUSAMMENGEFASSTEN AKTIVEN FLÄCHENBEREICHEN

    公开(公告)号:DE112017005485T5

    公开(公告)日:2019-07-18

    申请号:DE112017005485

    申请日:2017-10-25

    Applicant: IBM

    Abstract: Ein Verfahren für ein Einheiten-Layout (10) mit vertikalen Transistoren beinhaltet ein Erkennen von aktiven Flächenbereichen (18, 28) in einem Layout (10) einer Halbleitereinheit mit vertikalen Transistoren. Sätze von angrenzenden aktiven Flächenbereichen (18, 28) mit einem selben elektrischen Potential werden ermittelt. Die zusammenzufassenden Sätze von angrenzenden aktiven Flächenbereichen (18, 28) werden auf Grundlage eines oder mehrerer Leistungskriterien priorisiert. Die Sätze von angrenzenden aktiven Flächenbereichen (18, 28) werden so zusammengefasst, dass entsprechend einer Priorität größere aktive Flächenbereiche ausgebildet werden.

    Rückseiten-Stromschienen und Stromverteilungsnetzwerk zur Dichteskalierung

    公开(公告)号:DE112022005536B4

    公开(公告)日:2025-03-06

    申请号:DE112022005536

    申请日:2022-11-22

    Applicant: IBM

    Abstract: Einheit (400), aufweisend:eine erste Verbindungsstruktur (470);eine zweite Verbindungsstruktur (490);eine erste Zelle (C1), welche einen ersten Transistor (420-2; 420-3) aufweist;eine zweite Zelle (C2; C3), welche einen zweiten Transistor (420-1; 420-4) aufweist, wobei der erste und der zweite Transistor (420-2, 420-1; 420-3, 420-4) ein Gabelblatt-Feldeffekttransistor-Paar mit einer dielektrischen Wand (417) umfassen, die zwischen dem ersten und dem zweiten Transistor angeordnet ist, wobei eine Breite der dielektrischen Wand einen Abstand von Zelle zu Zelle zwischen der ersten und der zweiten Zelle definiert;einen ersten Kontakt (460; 461), welcher ein Source/Drain-Element (422; 424) des ersten Transistors mit der ersten Verbindungsstruktur verbindet; undeinen zweiten Kontakt (481; 482), welcher ein Source/Drain-Element (422; 424) des zweiten Transistors mit der zweiten Verbindungsstruktur verbindet;wobei die erste Zelle in Nachbarschaft zu der zweiten Zelle angeordnet ist, wobei der erste Transistor in Nachbarschaft zu dem zweiten Transistor angeordnet ist; undwobei die erste und die zweite Zelle zwischen der ersten und der zweiten Verbindungsstruktur angeordnet sind.

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