公开(公告)号：DE112011100532T5

公开(公告)日：2012-12-13

申请号：DE112011100532

申请日：2011-03-31

Applicant: IBM

Inventor： SLEIGHT JEFFREY ,  BANGSARUNTIP SARUNYA ,  COHEN GUY

IPC: H01L21/335 ,  B82Y10/00 ,  B82Y30/00 ,  B82Y40/00 ,  H01L21/306 ,  H01L21/336 ,  H01L29/04 ,  H01L29/06 ,  H01L29/775 ,  H01L29/78

Abstract: Ein Verfahren zur Modifizierung eines Wafers mit einem Halbleiter, der auf einem Isolator angeordnet ist, wird bereitgestellt und umfasst das Bilden erster und zweiter Nanodrahtkanäle, die jeweils an jedem Ende mit Halbleiteranschlüssen in ersten und zweiten Waferzonen verbunden sind, wobei Seitenwände der zweiten Nanodrahtkanäle relativ zu einer kristallografischen Ebene des Halbleiters stärker fehlausgerichtet sind als Seitenwände der ersten Nanodrahtkanäle, und das Verschieben des Halbleiters in einen Ausrichtungszustand zwischen den Seitenwänden und der kristallografischen Ebene derart, dass die Dickenunterschiede zwischen den ersten und zweiten Nanodrahtkanälen die größere Fehlausrichtung der Seitenwände der zweiten Nanodrahtkanäle reflektieren.

公开(公告)号：DE112011100532B4

公开(公告)日：2015-11-12

申请号：DE112011100532

申请日：2011-03-31

Applicant: IBM

Inventor： SLEIGHT JEFFREY ,  BANGSARUNTIP SARUNYA ,  COHEN GUY

IPC: H01L21/335 ,  B82Y10/00 ,  B82Y40/00 ,  H01L29/04 ,  H01L29/06 ,  H01L29/775 ,  H01L29/78

Abstract: Verfahren zur Herstellung eines Nanodraht-Feldeffekttransistors, der einen Halbleiter aufweist, der auf einem Isolator angeordnet ist, wobei das Verfahren umfasst: Bilden erster und zweiter Nanodrahtkanäle, die jeweils an jedem Ende mit Halbleiteranschlüssen in ersten und zweiten Waferzonen verbunden sind, wobei die Seitenwände der zweiten Nanodrahtkanäle relativ zu einer kristallografischen Ebene des Halbleiters stärker fehlausgerichtet sind als die Seitenwände der ersten Nanodrahtkanäle; und Versetzen von Halbleitermaterial aus den ersten und zweiten Nanodrahtkanälen in einen Ausrichtungszustand zwischen deren Seitenwänden und der kristallografischen Ebene derart, dass die Dickenunterschiede zwischen den ersten und zweiten Nanodrahtkanälen nach dem Versetzen mit den Fehlausrichtungsunterschieden zwischen der Seitenwände der ersten Nanodrahtkanäle und der Seitenwände der zweiten Nanodrahtkanäle korrelieren

公开(公告)号：DE112012004333B4

公开(公告)日：2015-03-12

申请号：DE112012004333

申请日：2012-10-16

Applicant: IBM

Inventor： BANGSARUNTIP SARUNYA ,  CONEN GUY M ,  SLEIGHT HEFFREY W

IPC: H01L21/336 ,  B82Y10/00

Abstract: Verfahren zum Bilden einer Feldeffekttransistor-Einheit, wobei das Verfahren aufweist: Bilden eines Nanodrahts, der oberhalb eines Substrats aufgehängt wird; Bilden eines Dummy-Gate-Stapels auf einem Anteil des Substrats und um einen Anteil des Nanodrahts herum; Entfernen von freiliegenden Anteilen des Nanodrahts; epitaxiales Aufbauen von Verlängerungsanteilen des Nanodrahts aus freiliegenden Anteilen des Nanodrahts; Abscheiden einer Schicht aus einem Halbleitermaterial über freiliegenden Anteilen des Substrats, des Dummy-Gate-Stapels und der Verlängerungsanteile des Nanodrahts; Entfernen von Anteilen des Halbleitermaterials, um Seitenwand-Kontakt-Bereiche zu bilden, die angrenzend an den Dummy-Gate-Stapel angeordnet sind und sich in Kontakt mit den Verlängerungsanteilen des Nanodrahts befinden; Bilden eines Silicides auf freiliegenden Anteilen der Seitenwand-Kontakt-Bereiche; Abscheiden einer abdeckenden Schicht über dem Silicid und freiliegenden Anteilen des Dummy-Gate-Stapels und des Substrats; Entfernen von Anteilen der abdeckenden Schicht, um einen Anteil des Dummy-Gates freizulegen; Entfernen eines Anteils des Dummy-Gates, um den Nanodraht freizulegen; Abscheiden einer dielektrischen Schicht über freiliegenden Anteilen des Nanodrahts; Abscheiden einer leitfähigen Schicht über der dielektrischen Schicht; und Bilden einer abdeckenden Schicht über freiliegenden Anteilen der leitfähigen Schicht.

公开(公告)号：DE112012004333T5

公开(公告)日：2014-07-10

申请号：DE112012004333

申请日：2012-10-16

Applicant: IBM

Inventor： BANGSARUNTIP SARUNYA ,  CONEN GUY M ,  SLEIGHT HEFFREY W

IPC: H01L21/336

Abstract: Ein Verfahren zum Bilden einer Feldeffekttransistor-Einheit beinhaltet ein Bilden eines Nanodrahts, der oberhalb eines Substrats aufgehängt wird, ein Bilden eines Dummy-Gate-Stapels auf einem Anteil des Substrats und um einen Anteil des Nanodrahts herum, ein Entfernen von freiliegenden Anteilen des Nanodrahts, ein epitaxiales Aufbauen von Verlängerungsanteilen des Nanodrahts aus freiliegenden Anteilen des Nanodrahts, ein Abscheiden einer Schicht aus einem Halbleitermaterial über freiliegenden Anteilen des Substrats, des Dummy-Gate-Stapels und der Verlängerungsanteile des Nanodrahts sowie ein Entfernen von Anteilen des Halbleitermaterials, um Seitenwand-Kontakt-Bereiche zu bilden, die angrenzend an den Dummy-Gate-Stapel angeordnet sind und sich in Kontakt mit den Verlängerungsanteilen des Nanodrahts befinden.

公开(公告)号：DE112011100438T5

公开(公告)日：2013-04-04

申请号：DE112011100438

申请日：2011-03-22

Applicant: IBM

Inventor： SLEIGHT JEFFREY W ,  BANGSARUNTIP SARUNYA ,  COHEN GUY ,  MAJUMDAR AMIAN

IPC: H01L29/775

Abstract: Eine Invertereinheit beinhaltet einen ersten Nanodraht, der mit dem Kontakt einer Spannungsquelle und einem Massekontakt verbunden ist, eine erste p-leitende Feldeffekttransistor(pFFT)-Einheit, die eine auf dem ersten Nanodraht angeordnete Gate-Elektrode aufweist, und eine erste n-leitende Feldeffekttransistor(nFET)-Einheit, die eine auf dem ersten Nanodraht angeordnete Gate-Elektrode aufweist.

公开(公告)号：GB2510768B

公开(公告)日：2016-01-06

申请号：GB201409117

申请日：2012-10-16

Applicant: IBM

Inventor： BANGSARUNTIP SARUNYA ,  COHEN GUY M ,  SLEIGHT JEFFREY W

IPC: H01L21/336 ,  B82Y10/00 ,  H01L21/8234 ,  H01L29/06 ,  H01L29/66 ,  H01L29/775 ,  H01L29/786

Abstract: A field effect transistor device includes a nanowire, a gate stack comprising a gate dielectric layer disposed on the nanowire, a gate conductor layer disposed on the dielectric layer and a substrate, and an active region including a sidewall contact portion disposed on the substrate adjacent to the gate stack, the side wall contact portion is electrically in contact with the nanowire.

公开(公告)号：GB2510768A

公开(公告)日：2014-08-13

申请号：GB201409117

申请日：2012-10-16

Applicant: IBM

Inventor： BANGSARUNTIP SARUNYA ,  COHEN GUY M ,  SLEIGHT JEFFREY W

IPC: H01L21/336 ,  B82Y10/00 ,  H01L21/8234 ,  H01L29/06 ,  H01L29/66 ,  H01L29/775 ,  H01L29/786

Abstract: A method for forming a field effect transistor device includes forming a nanowire suspended above a substrate, forming a dummy gate stack on a portion of the substrate and around a portion of the nanowire, removing exposed portions of the nanowire, epitaxially growing nanowire extension portions from exposed portions of the nanowire, depositing a layer of semiconductor material over exposed portions of the substrate, the dummy gate stack and the nanowire extension portions, and removing portions of the semiconductor material to form sidewall contact regions arranged adjacent to the dummy gate stack and contacting the nanowire extension portions.

公开(公告)号：GB2498253B

公开(公告)日：2014-03-19

申请号：GB201222356

申请日：2012-12-12

Applicant: IBM

Inventor： SLEIGHT JEFFREY W ,  COHEN GUY ,  MAJUMDAR AMLAN ,  BANGSARUNTIP SARUNYA

IPC: G11C11/56 ,  H01L27/115 ,  H01L29/66 ,  H01L29/778

公开(公告)号：GB2494311B

公开(公告)日：2013-10-23

申请号：GB201219460

申请日：2011-03-22

Applicant: IBM

Inventor： BANGSARUNTIP SARUNYA ,  COHEN GUY ,  MAJUMDAR AMLAN ,  SLEIGHT JEFFREY

IPC: H01L29/06 ,  B82Y10/00 ,  G11C11/412 ,  G11C11/54 ,  H01L27/092 ,  H01L27/11 ,  H01L27/12 ,  H01L29/775 ,  H03K19/20

公开(公告)号：GB2498253A

公开(公告)日：2013-07-10

申请号：GB201222356

申请日：2012-12-12

Applicant: IBM

Inventor： SLEIGHT JEFFREY W ,  COHEN GUY ,  MAJUMDAR AMLAN ,  BANGSARUNTIP SARUNYA

IPC: G11C11/56 ,  H01L27/115 ,  H01L29/66 ,  H01L29/778

Abstract: A floating gate memory transistor 102, memory cell, and method of fabricating a device. The transistor includes one or more gated wires 104 substantially cylindrical, the transistor includes a first gate dielectric layer 106 at least partially covering the gated wires. The transistor further includes a plurality of gate nanocrystals 108 discontinuously arranged upon the first gate dielectric layer, the floating gate transistor also includes a second gate dielectric layer 110 covering the gate nanocrystals and the first gate dielectric layer. The crystals may be non-insulating and may be polysilicon. The charge trapping crystals store electric charge in the absence of an electric field. The transistor may further comprise an insulator layer 122 below the semiconductor layer 112 in which the wires are formed, the insulator layer having a recessed region 124 below the gate wires. The recess region may be covered by the first dielectric layer 106. The semiconductor layer may further comprise a drain pad 116 and source pad 114 which are connected by the gated wire. Silicide layers 118, 120 may be placed on the drain and source pads respectively. A gate conductor layer 128 may be placed on the second dielectric 110 layer. A planarized dielectric layer 130 may be included and a sidewall spacer 132 may separate the planarized dielectric layer and the gate conductor. The diameter of the gated wire may be less than 20nm.