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    Nanodraht-Floating-Gate-Transistor
    4.
    发明专利
    Nanodraht-Floating-Gate-Transistor 未知

    公开(公告)号：DE102012224274A1

    公开(公告)日：2013-07-11

    申请号：DE102012224274

    申请日：2012-12-21

    Applicant: IBM

    Inventor： BANGSARUNTIP SARUNYA ,  COHEN GUY M ,  MAJUMDAR AMLAN ,  SLEIGHT JEFFREY W

    IPC: H01L29/788 ,  B82Y10/00 ,  B82Y40/00 ,  H01L27/115 ,  H01L29/792

    Abstract: Ein Floating-Gate-Transistor, eine Speicherzelle und ein Verfahren zum Fertigen einer Einheit. Der Floating-Gate-Transistor beinhaltet einen oder mehrere Gategesteuerte Drähte, die eine im Wesentlichen zylindrische Form aufweisen. Der Floating-Gate-Transistor beinhaltet eine erste Gate-Dielektrikumschicht, die die Gate-gesteuerten Drähte zumindest teilweise bedeckt. Der Floating-Gate-Transistor beinhaltet des Weiteren eine Vielzahl von Gate-Kristallen, die unzusammenhängend auf der ersten Gate-Dielektrikumschicht angeordnet sind. Der Floating-Gate-Transistor beinhaltet außerdem eine zweite Gate-Dielektrikumschicht, die die Vielzahl von Gate-Kristallen und die erste Gate-Dielektrikumschicht bedeckt.

    Nanowire field effect transistors
    5.
    发明专利
    Nanowire field effect transistors 未知

    公开(公告)号：GB2497258A

    公开(公告)日：2013-06-05

    申请号：GB201306372

    申请日：2011-08-29

    Applicant: IBM

    Inventor： BANGSARUNTIP SARUNYA ,  COHEN GUY ,  NARASIMHA SHREESH ,  SLEIGHT JEFFREY

    IPC: H01L29/775 ,  H01L21/84 ,  H01L29/06 ,  H01L29/423 ,  H01L29/66 ,  H01L29/786

    Abstract: A method for forming a nanowire field effect transistor (FET) device including forming a first silicon on insulator (SOI) pad region, a second SOI pad region, a third SOI pad region, a first SOI portion connecting the first SOI pad region to the second SOI pad region, and a second SOI portion connecting the second SOI pad region to the third SOI pad region on a substrate, patterning a first hardmask layer over the second SOI portion, forming a first suspended nanowire over the semiconductor substrate, forming a first gate structure around a portion of the first suspended nanowire, patterning a second hardmask layer over the first gate structure and the first suspended nanowire, removing the first hardmask layer, forming a second suspended nanowire over the semiconductor substrate, forming a second gate structure around a portion of the second suspended nanowire, and removing the second hardmask layer.

    Interconnection between sublithographic-pitched structures and lithographic-pitched structures
    7.
    发明专利
    Interconnection between sublithographic-pitched structures and lithographic-pitched structures 未知

    公开(公告)号：GB2485493B

    公开(公告)日：2014-01-15

    申请号：GB201200163

    申请日：2010-08-04

    Applicant: IBM

    Inventor： BANGSARUNTIP SARUNYA ,  EDELSTEIN DANIEL C ,  KIM HO-CHEOL ,  KOESTER STEVEN ,  SOLOMON PAUL M ,  HINSBERG WILLIAM

    IPC: H01L21/44 ,  H01L21/311 ,  H01L21/768

    Abstract: An interconnection between a sublithographic-pitched structure and a lithographic pitched structure is formed. A plurality of conductive lines having a sublithographic pitch may be lithographically patterned and cut along a line at an angle less than 45 degrees from the lengthwise direction of the plurality of conductive lines. Alternately, a copolymer mixed with homopolymer may be placed into a recessed area and self-aligned to form a plurality of conductive lines having a sublithographic pitch in the constant width region and a lithographic dimension between adjacent lines at a trapezoidal region. Yet alternately, a first plurality of conductive lines with the sublithographic pitch and a second plurality of conductive lines with the lithographic pitch may be formed at the same level or at different.

    STRUKTUR MIT KOPPLUNG ZWISCHEN STRUKTUREN MIT SUBLITHOGRAPHISCHEM RASTERABSTAND UND STRUKTUREN MIT LITHOGRAPHISCHEM RASTERABSTAND UND VERFAHREN ZUR HERSTELLUNG DER STRUKTUR
    9.
    发明专利
    STRUKTUR MIT KOPPLUNG ZWISCHEN STRUKTUREN MIT SUBLITHOGRAPHISCHEM RASTERABSTAND UND STRUKTUREN MIT LITHOGRAPHISCHEM RASTERABSTAND UND VERFAHREN ZUR HERSTELLUNG DER STRUKTUR 未知

    公开(公告)号：DE112010003269B4

    公开(公告)日：2014-05-15

    申请号：DE112010003269

    申请日：2010-08-04

    Applicant: IBM

    Inventor： BANGSARUNTIP SARUNYA ,  EDELSTEIN DANIEL C ,  KOESTER STEVEN ,  SOLOMAN PAUL M ,  HINSBERG WILLIAM D ,  KIM HO-CHEOL

    IPC: H01L23/535 ,  H01L21/311 ,  H01L21/3213 ,  H01L21/768

    Abstract: Struktur, umfassend: eine erste Vielzahl von leitfähigen Linien, die einen ersten Rasterabstand aufweist und in wenigstens einer dielektrischen Schicht eingebettet ist, wobei jede aus der ersten Vielzahl von leitfähigen Linien ein Paar von Seitenwänden aufweist, die parallel zu einer ersten Vertikalebene sind, und eine Endwand, die dem Paar von Seitenwänden direkt angrenzt und in einer zweiten Vertikalebene liegt, wobei der Winkel zwischen der ersten Vertikalebene und der zweiten Vertikalebene weniger als 45 Grad beträgt; und eine Vielzahl von leitfähigen Durchkontaktierungen, wobei jede aus der Vielzahl von leitfähigen Durchkontaktierungen einen Endabschnitt von einer aus der Vielzahl von leitfähigen Linien kontaktiert und in der wenigstens einen dielektrischen Schicht eingebettet ist, und wobei die zweite Vertikalebene jede aus der Vielzahl von leitfähigen Durchkontaktierungen schneidet und ein Abschnitt von jeder aus der Vielzahl von leitfähigen Durchkontaktierungen auf einer Seite der zweiten Vertikalebene vorhanden ist und ein anderer Abschnitt von jeder aus der Vielzahl von leitfähigen Durchkontaktierungen auf der anderen Seite der zweiten Vertikalebene vorhanden ist.

    Nanowire field effect transistors
    10.
    发明专利
    Nanowire field effect transistors 未知

    公开(公告)号：GB2497258B

    公开(公告)日：2014-02-26

    申请号：GB201306372

    申请日：2011-08-29

    Applicant: IBM

    Inventor： BANGSARUNTIP SARUNYA ,  COHEN GUY ,  NARASIMHA SHREESH ,  SLEIGHT JEFFREY

    IPC: H01L29/775 ,  H01L21/84 ,  H01L29/06 ,  H01L29/423 ,  H01L29/66 ,  H01L29/786

    Abstract: A method for forming a nanowire field effect transistor (FET) device including forming a first silicon on insulator (SOI) pad region, a second SOI pad region, a third SOI pad region, a first SOI portion connecting the first SOI pad region to the second SOI pad region, and a second SOI portion connecting the second SOI pad region to the third SOI pad region on a substrate, patterning a first hardmask layer over the second SOI portion, forming a first suspended nanowire over the semiconductor substrate, forming a first gate structure around a portion of the first suspended nanowire, patterning a second hardmask layer over the first gate structure and the first suspended nanowire, removing the first hardmask layer, forming a second suspended nanowire over the semiconductor substrate, forming a second gate structure around a portion of the second suspended nanowire, and removing the second hardmask layer.

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