公开(公告)号：GB2513592A

公开(公告)日：2014-11-05

申请号：GB201307788

申请日：2013-04-30

Applicant: IBM

Inventor： MITTELHOLZER THOMAS ,  PAPANDREOU NIKOLAOS ,  POZIDIS CHARALAMPOS

IPC: G11C11/56 ,  G06F11/08 ,  G06F11/10 ,  H03M13/37

Abstract: Methods (figures 2,3) and apparatus (figure 1) are provided for detecting N-symbol codewords each being a permutation of one of a predefined plurality of N-symbol initial vectors whose symbols are ordered according to symbol value. The symbols of each codeword, each of which has one of q symbol values, are stored in respective q-level memory cells where q>2. The memory cells storing each codeword are read to obtain a read signal (10 figure 2) comprising N signal components corresponding to respective symbols of the codeword. The memory cell level which most-closely corresponds to each read signal component is then detected according to a first correspondence criterion dependent on reference signal levels for the q cell levels (12,13 figure 2). Unreliable read signal components are identified in dependence on a reliability indicator for each component 22. The reliability indicator is dependent on proximity of the component to the reference signal level for the most-closely corresponding memory cell level 22. For each unreliable read signal component, the next-most-closely corresponding memory cell level according to the first correspondence criterion is additionally detected 23. For each read signal, a set of ordered codeword vectors is defined. Each ordered codeword vector has N symbols corresponding to respective components of the read signal ordered according to signal level. The symbol values in each ordered codeword vector correspond to one possible combination of the detected memory cell levels for the read signal components. A set of candidate initial vectors 25 for a read signal comprises the intersection of the set of ordered codeword vectors for that read signal and said predefined plurality of initial vectors. If the set of candidate initial vectors for a read signal contains at least one vector, the codeword corresponding to that read signal is detected in dependence on the set of candidate initial vectors 26.

公开(公告)号：DE112020005695T5

公开(公告)日：2022-09-01

申请号：DE112020005695

申请日：2020-10-26

Applicant: IBM

Inventor： PAPANDREOU NIKOLAOS ,  PLETKA ROMAN ,  STOICA RADU ,  IOANNOU NIKOLAS ,  TOMIC SASA ,  POZIDIS CHARALAMPOS

IPC: G06F12/02

Abstract: Aspekte der vorliegenden Erfindung offenbaren ein Verfahren, Computerprogrammprodukt und System zum Steuern des Betriebs eines Arrays von nichtflüchtigen Speicherzellen, das Zellen aufweist, die selektiv für Einzelbit- und Multibit-Speicherung konfigurierbar sind. Das Verfahren umfasst einen Speichercontroller, der das Array selektiv für den Betrieb in einem Hybridmodus, in dem das Array sowohl für Einzelbit-Speicherung konfigurierte Zellen als auch für Multibit-Speicherung konfigurierte Zellen aufweist, und einem Multibit-Modus konfiguriert, in dem alle Zellen in dem Array für Multibit-Speicherung konfiguriert sind. Das Verfahren umfasst ferner ein dynamisches Umschalten des Speichercontrollers zwischen der Hybrid- und der Multibit-Modus-Konfiguration des Arrays, in Abhängigkeit davon, ob eine Array-Kapazitätsnutzung einen definierten Schwellenwert überschreitet, der mit einer verbesserten Lebensdauer des Arrays verbunden ist.

公开(公告)号：DE112020005350T5

公开(公告)日：2022-08-11

申请号：DE112020005350

申请日：2020-10-16

Applicant: IBM

Inventor： PAPANDREOU NIKOLAOS ,  POZIDIS CHARALAMPOS ,  IOANNOU NIKOLAS ,  PLETKA ROMAN ,  STOICA RADU IOAN ,  TOMIC SASA ,  FRY AARON ,  FISHER TIMOTHY

IPC: G06F11/07 ,  G06F11/08

Abstract: Ein durch einen Computer implementiertes Verfahren gemäß einem Ansatz aufweist: Verwenden eines ersten Kalibrierungsschemas, um die gegebene Seite in dem Block zu kalibrieren, indem eine erste Anzahl von unabhängigen Lesespannung-Offsetwerten für die gegebene Seite berechnet wird. Es wird versucht, die gegebene kalibrierte Seite zu lesen, und als Reaktion auf ein Feststellen, dass beim Versuch, die gegebene kalibrierte Seite zu lesen, ein Fehlerkorrekturcode-Fehler aufgetreten ist, wird ein zweites Kalibrierungsschema zum Neukalibrieren der gegebenen Seite in dem Block verwendet. Das zweite Kalibrierungsschema ist so konfiguriert, dass es eine zweite Anzahl von unabhängigen Lesespannung-Offsetwerten für die gegebene Seite berechnet. Es wird auch versucht, die neu kalibrierte gegebene Seite zu lesen. Als Reaktion auf ein Feststellen, dass beim Versuch, die gegebene neu kalibrierte Seite zu lesen, ein Fehlerkorrekturcode-Fehler aufgetreten ist, werden eine oder mehrere Anweisungen zum Verlagern von Daten gesendet, die auf der gegebenen Seite gespeichert sind.

公开(公告)号：DE112020002526T5

公开(公告)日：2022-04-21

申请号：DE112020002526

申请日：2020-06-23

Applicant: IBM

Inventor： PLETKA ROMAN ALEXANDER ,  FRY AARON DANIEL ,  FISHER TIMOTHY ,  TOMIC SASA ,  PAPANDREOU NIKOLAOS ,  IOANNOU NIKOLAS ,  STOICA RADU IOAN ,  POZIDIS CHARALAMPOS ,  WALLS ANDREW

IPC: G06F12/00

Abstract: Gemäß einer Ausführungsform umfasst ein durch einen Computer implementiertes Verfahren: Führen einer Blockschaltmetrik für jeden Speicherblock im Speichersystem. Gemäß einer Blockwechselmetrik, die dem ersten Block entspricht, wird ermittelt, ob ein erster Block in einem ersten Pool in einen zweiten Pool übertragen werden soll. In Reaktion auf gemäß der dem ersten Block entsprechenden Blockwechselmetrik erfolgendes Feststellen, dass der erste Block im ersten Pool in den zweiten Pool übertragen werden sollte, wird der erste Block gelöscht. Der erste Block wird dann aus dem ersten Pool in eine zweite RTU-Warteschlange übertragen, die dem zweiten Pool entspricht. Ein zweiter Block im zweiten Pool wird ebenfalls gelöscht und vom zweiten Pool in eine erste RTU-Warteschlange übertragen, die dem ersten Pool entspricht.

公开(公告)号：GB2527318A

公开(公告)日：2015-12-23

申请号：GB201410808

申请日：2014-06-17

Applicant: IBM

Inventor： MITTELHOLZER THOMAS ,  PAPANDREOU NIKOLAOS ,  PARNELL THOMAS ,  POZIDIS CHARALAMPOS ,  STANISAVLJEVIC MILOS

IPC: G11C11/56 ,  G06F11/10 ,  G11C13/00 ,  G11C16/26

Abstract: Apparatus and method for determining level-thresholds (5 figure 1) for q-level (multi level) memory cells such as NAND FLASH or Phase Change Memory cells. A group of the memory cells are read to obtain respective read signal components 20. The read signal components are processed in dependence on signal level 21 to produce a signal level vector (figure 3), comprising a series of elements, indicative of the distribution of read signal components in order of signal level. A plurality of possible sets of q−1 elements corresponding, respectively, to q−1 level-thresholds which partition the signal level vector into q segments, is then defined 22. The q−1 level-thresholds for the group of memory cells are then determined by selecting from the possible sets that set for which a predetermined difference function 23, dependent on differences in signal level for elements in each of said q segments for the set, has an optimum value. For example the difference function may be dependent on differences in signal level of the elements within the q segments and the optimum threshold values chosen would be based on minimizing the overall difference values between all considered elements. The first and second threshold estimation process may include hierarchical dichotomization. A computer program method for the implementation of the threshold estimation method is also included.

公开(公告)号：DE112012003458T5

公开(公告)日：2014-05-08

申请号：DE112012003458

申请日：2012-06-27

Applicant: IBM

Inventor： PAPANDREOU NIKOLAOS ,  MITTELHOLZER THOMAS ,  POZIDIS CHARALAMPOS

IPC: G11C11/56

Abstract: Es werden Verfahren und Vorrichtungen zum Erkennen von N-Symbol-Codewörtern bereitgestellt, die in einem Halbleiterspeicher mit Zellen mit mehreren Ebenen gespeichert sind. Jedes Codewort ist eine Permutation eines N-Symbol-Vektors eines vorab definierten Satzes von N-Symbol-Vektoren. Die Symbole jedes Codewortes, die jeweils einen von q Symbolwerten aufweisen, werden in jeweiligen q-Ebenen-Zellen eines Halbleiterspeichers (2) gespeichert, wobei N ≥ q > 2. Die Speicherzellen, in denen eine Gruppe von Codewörtern gespeichert ist, werden gelesen, um jeweilige Lesesignale zu erhalten, die jeweils N Signalkomponenten aufweisen, die den jeweiligen Symbolen eines Codewortes entsprechen. Die Komponenten jedes Lesesignals werden gemäß Signalebene gereiht, um ein gereihtes Lesesignal zu erzeugen. Entsprechende Komponenten der gereihten Lesesignale werden gemittelt, um ein gemitteltes Lesesignal zu erzeugen. Eine Referenzsignalebene wird ermittelt, die jeder der q Ebenen der Speicherzellen entspricht, in Abhängigkeit des gemittelten Lesesignals und von vorab festgelegten Wahrscheinlichkeiten des Auftretens jedes Symbolwerts an jeder Symbolposition in dem Codewort, dessen Symbole gemäß einem Symbolwert gereiht sind. Das Codewort, das jedem Lesesignal entspricht, wird sodann in Abhängigkeit der Referenzsignalebenen erkannt.

公开(公告)号：GB2492701B

公开(公告)日：2014-03-19

申请号：GB201218792

申请日：2011-03-23

Applicant: IBM

Inventor： ELEFTHERIOU EVANGELOS ,  PANTAZI ANGELIKI ,  PAPANDREOU NIKOLAOS ,  POZIDIS CHARALAMPOS ,  SEBASTIAN ABU

IPC: G11C11/56 ,  G11C13/00

公开(公告)号：DE112020005695B4

公开(公告)日：2025-03-27

申请号：DE112020005695

申请日：2020-10-26

Applicant: IBM

Inventor： PAPANDREOU NIKOLAOS ,  PLETKA ROMAN ,  STOICA RADU ,  IOANNOU NIKOLAS ,  TOMIC SASA ,  POZIDIS CHARALAMPOS

IPC: G06F12/02 ,  G11C11/56

Abstract: Computersystem zum Steuern des Betriebes eines Array von nichtflüchtigen Speicherzellen (2), das Zellen aufweist, die selektiv für Einzelbit- und Multibit-Speicherung konfigurierbar sind, das Computersystem aufweisend:einen oder mehrere Computerprozessoren;einen Speichercontroller (4);ein oder mehrere von einem Computer lesbare Speichermedien; undProgrammanweisungen, die auf den von einem Computer lesbaren Speichermedien gespeichert sind, wobei die Programmanweisungen von einer Verarbeitungseinheit eines Speichercontrollers (4) ausführbar sind, um den Speichercontroller (4) zu veranlassen zum:selektiven Konfigurieren des Array (2) für den Betrieb in einem Hybrid-Modus, in dem das Array (2) sowohl für Einzelbit-Speicherung konfigurierte Zellen als auch für Multibit-Speicherung konfigurierte Zellen aufweist, und in einem Multibit-Modus, in dem alle Zellen in dem Array für Multibit-Speicherung konfiguriert sind; unddynamischen Umschalten zwischen der Hybrid-Modus- und der Multibit-Modus-Konfiguration des Array (2) in Abhängigkeit davon, ob eine Array-Kapazitätsnutzung einen definierten Schwellenwert überschreitet, der mit einer verbesserten Lebensdauer des Array verbunden ist; undvor dem Betrieb des Array, Definieren eines Schwellenwertes in Abhängigkeit eines Satzes von Systemparametern für das Array, wobei die Parameter auf Informationen hinweisen, die ausgewählt sind aus der Gruppe, die aus Folgendem besteht:- Rohzellenlebensdauer im Einzelbit-Modus und im Multibit-Modus,- Größe des Array (2),- Arbeitslast-Arten des Array (2),- eines von einem statischen Hybrid-Modus, bei dem ein Anteil der Einzelbit- und Multibit-Zellen statisch sind, und einem dynamischen Hybrid-Modus, bei dem der Anteil für den Betrieb des Array (2) in dem Hybrid-Modus dynamisch bestimmt wird,und- ob eine Schreib-Heat-Segregation für den Betrieb des Array (2) im Hybrid-Modus verfügbar ist.

公开(公告)号：AU2020374243A1

公开(公告)日：2022-03-31

申请号：AU2020374243

申请日：2020-10-16

Applicant: IBM

Inventor： PAPANDREOU NIKOLAOS ,  POZIDIS CHARALAMPOS ,  IOANNOU NIKOLAS ,  PLETKA ROMAN ,  STOICA RADU ,  TOMIC SASA ,  FISHER TIMOTHY ,  FRY AARON

IPC: G11C29/02 ,  G11C11/56 ,  G11C16/26

Abstract: A computer-implemented method, according to one approach, is for calibrating read voltages for a block of memory. The computer-implemented method includes: determining a current operating state of a block which includes more than one word-line therein, and where more than one read voltage is associated with each of the word-lines. Moreover, for each of the word-lines in the block: one of the read voltages associated with the given word-line is selected as a reference read voltage, and an absolute shift value is calculated for the reference read voltage. A relative shift value is determined for each of the remaining read voltages associated with the given word-line, where the relative shift values are determined with respect to the reference read voltage. Furthermore, each of the read voltages associated with the given word-line are adjusted using the absolute shift value and each of the respective relative shift values.

公开(公告)号：GB2524534A

公开(公告)日：2015-09-30

申请号：GB201405374

申请日：2014-03-26

Applicant: IBM

Inventor： PAPANDREOU NIKOLAOS ,  POZIDIS CHARALAMPOS ,  STANISAVLJEVIC MILOS ,  SEBASTIAN ABU

IPC: G11C13/00 ,  G11C11/56

Abstract: A device and method for determining the cell state of a resistive memory cell (such as a phase change memory PCM cell) having a plurality M of programmable cell states. The device comprises a sensing circuit 110, a settling circuit (S2,150) a prebiasing circuit 130, 131 S1 150, and a resistor Ro, 150 coupled in parallel to the resistive memory cell 200, wherein the resistor is configured to reduce the effective resistance seen by the pre biasing circuit, hence reducing the effective RC time constant of the line and reducing the overall settling time. The sensing circuit is configured to sense a sensing voltage of the resistive memory cell and output a resultant value in response to the sensing voltage which is indicative for the actual cell state. The settling circuit is configured to rapidly settle the sensing voltage to a certain target voltage representing one of the M programmable cell states. The pre biasing circuit 130 is configured to rapidly pre bias a bitline capacitance of the resistive memory cell such that the sensing voltage is close to the certain target voltage. The resistance Ro 150 may be between five and fifteen times smaller than the highest resistance value of the resistive memory cell or PCM cell. A controller (5 figure 1) activates switches S1,S2,S3 to enable pre-bias, settling and sampling modes. The controller also feeds, during the pre bias phase, a number N of gradually rising biasing voltages Vo to the pre bias circuit and bitline by means of a source follower clamping or limiter circuit 131.