公开(公告)号：GB2524534A

公开(公告)日：2015-09-30

申请号：GB201405374

申请日：2014-03-26

Applicant: IBM

Inventor： PAPANDREOU NIKOLAOS ,  POZIDIS CHARALAMPOS ,  STANISAVLJEVIC MILOS ,  SEBASTIAN ABU

IPC: G11C13/00 ,  G11C11/56

Abstract: A device and method for determining the cell state of a resistive memory cell (such as a phase change memory PCM cell) having a plurality M of programmable cell states. The device comprises a sensing circuit 110, a settling circuit (S2,150) a prebiasing circuit 130, 131 S1 150, and a resistor Ro, 150 coupled in parallel to the resistive memory cell 200, wherein the resistor is configured to reduce the effective resistance seen by the pre biasing circuit, hence reducing the effective RC time constant of the line and reducing the overall settling time. The sensing circuit is configured to sense a sensing voltage of the resistive memory cell and output a resultant value in response to the sensing voltage which is indicative for the actual cell state. The settling circuit is configured to rapidly settle the sensing voltage to a certain target voltage representing one of the M programmable cell states. The pre biasing circuit 130 is configured to rapidly pre bias a bitline capacitance of the resistive memory cell such that the sensing voltage is close to the certain target voltage. The resistance Ro 150 may be between five and fifteen times smaller than the highest resistance value of the resistive memory cell or PCM cell. A controller (5 figure 1) activates switches S1,S2,S3 to enable pre-bias, settling and sampling modes. The controller also feeds, during the pre bias phase, a number N of gradually rising biasing voltages Vo to the pre bias circuit and bitline by means of a source follower clamping or limiter circuit 131.

公开(公告)号：DE112020002794T5

公开(公告)日：2022-03-31

申请号：DE112020002794

申请日：2020-06-03

Applicant: IBM

Inventor： CAMP CHARLES ,  STANISAVLJEVIC MILOS ,  CYPRUS ROBERT ALLAN

IPC: H03M13/29

Abstract: Ein Decodierer zum Decodieren eines binären symmetrieinvarianten Produktcodes enthält ein Daten-Array mit einer orthogonalen ersten und zweiten Dimension. Das Daten-Array ist dazu konfiguriert, entlang nur der ersten Dimension auf einen darin gepufferten binären symmetrieinvarianten Produktcode zuzugreifen. Der Decodierer enthält darüber hinaus ein Fehlerspeicher-Array zum Speichern von Fehlerpositionen und eine erste Korrekturschaltung, die dazu konfiguriert ist, Fehler in Daten zu erkennen und zu korrigieren, auf die von dem Daten-Array entlang der ersten Dimension zugegriffen wird, und Fehlerpositionen entlang der zweiten Dimension in dem Fehlerspeicher-Array zu speichern. Die erste Korrekturschaltung ermittelt die Fehlerpositionen auf Grundlage einer Datensymmetrie des symmetrieinvarianten Produktcodes. Der Decodierer enthält darüber hinaus eine zweite Korrekturschaltung, die vor dem Empfang von Daten durch die erste Korrekturschaltung, auf die von dem Daten-Array entlang der ersten Dimension zugegriffen wird, die Daten, auf die von dem Daten-Array zugegriffen wird, auf Grundlage der Fehlerpositionen korrigiert, die in dem Fehlerspeicher-Array gespeichert sind.

公开(公告)号：GB2530043A

公开(公告)日：2016-03-16

申请号：GB201415951

申请日：2014-09-10

Applicant: IBM

Inventor： BLAETTLER TOBIAS ,  MITTELHOLZER THOMAS ,  PAPANDREOU NIKOLAOS ,  PARNELL THOMAS ,  POZIDIS CHARALAMPOS ,  STANISAVLJEVIC MILOS

IPC: G11C13/00 ,  G06F11/10 ,  G06F12/02 ,  G11C11/56 ,  G11C16/34 ,  G11C29/26

Abstract: A device 10 and method for storing data in a plurality of multi-level cell (MLC) memory chips 21; each of the multi-level cell memory chips 21 comprising memory cells having a plurality of programmable levels. The device comprises a scrambling unit which generates a plurality of candidate scrambled sequences of data by performing a plurality of scrambling operations on a sequence of data to be stored; a calculation unit which evaluates or calculates a cost function (efficiency metric) for each of the candidate scrambled sequences of data, the result of each of the cost functions being indicative of a balancing degree of sub-sequences of a candidate scrambled sequence, when the sub-sequences of the candidate scrambled sequence are written to the plurality of multi-level cell memory chips; a selection unit which selects one of the candidate scrambled sequences of data based on the results of the calculated cost functions; and a storing unit which stores the selected candidate scrambled sequence of data in the plurality of multi-level cell memory chips by storing the sub-sequences of the selected candidate scrambled sequence across the plurality of multi-level memory chips. An encoding unit 6 may also be included to encode the selected scrambled sequence of data, before storing using an error correcting code (ECC). The scrambling operation may involve an XOR on the stored and scrambled data (figures 3 and 4) .

公开(公告)号：DE112017000238T5

公开(公告)日：2018-08-23

申请号：DE112017000238

申请日：2017-02-24

Applicant: IBM

Inventor： ELEFTHERIOU EVANGELOS ,  KULL LUKAS ,  PANTAZI ANGELIKI ,  SEBASTIAN ABU ,  TUMA TOMAS ,  STANISAVLJEVIC MILOS

IPC: G06N3/02

Abstract: Eine Vorrichtung für künstliche Neuronen enthält eine resistive Speicherzelle, die in einer Eingangsschaltung mit einem Neuroneneingang zum Empfangen von neuronalen Eingangssignalen verbunden ist, und eine Stromquelle zum Liefern eines Lesestroms an die Zelle. Die Eingangsschaltung ist in Reaktion auf einen Satz von Steuersignalen selektiv konfigurierbar, definiert alternierende Lese- und Schreibphasen des Betriebs, um den Lesestrom während der Lesephase an die Zelle anzulegen und um einen Programmierstrom an die Zelle anzulegen, um den Zellenwiderstand beim Empfangen eines neuronalen Eingangssignals während der Schreibphase zu programmieren. Der Zellenwiderstand wird progressiv von einem ersten Zustand zu einem zweiten Zustand als Reaktion auf aufeinanderfolgende neuronale Eingangssignale geändert. Die Vorrichtung enthält ferner eine Ausgangsschaltung mit einem Neuronenausgang und einem digitalen Zwischenspeicher, der mit der Eingangsschaltung verbunden ist, um ein von dem Zellenwiderstand abhängiges Messsignal zu empfangen.

公开(公告)号：GB2527318A

公开(公告)日：2015-12-23

申请号：GB201410808

申请日：2014-06-17

Applicant: IBM

Inventor： MITTELHOLZER THOMAS ,  PAPANDREOU NIKOLAOS ,  PARNELL THOMAS ,  POZIDIS CHARALAMPOS ,  STANISAVLJEVIC MILOS

IPC: G11C11/56 ,  G06F11/10 ,  G11C13/00 ,  G11C16/26

Abstract: Apparatus and method for determining level-thresholds (5 figure 1) for q-level (multi level) memory cells such as NAND FLASH or Phase Change Memory cells. A group of the memory cells are read to obtain respective read signal components 20. The read signal components are processed in dependence on signal level 21 to produce a signal level vector (figure 3), comprising a series of elements, indicative of the distribution of read signal components in order of signal level. A plurality of possible sets of q−1 elements corresponding, respectively, to q−1 level-thresholds which partition the signal level vector into q segments, is then defined 22. The q−1 level-thresholds for the group of memory cells are then determined by selecting from the possible sets that set for which a predetermined difference function 23, dependent on differences in signal level for elements in each of said q segments for the set, has an optimum value. For example the difference function may be dependent on differences in signal level of the elements within the q segments and the optimum threshold values chosen would be based on minimizing the overall difference values between all considered elements. The first and second threshold estimation process may include hierarchical dichotomization. A computer program method for the implementation of the threshold estimation method is also included.