公开(公告)号：AU2021238958A1

公开(公告)日：2022-08-25

申请号：AU2021238958

申请日：2021-01-28

Applicant: IBM

Inventor： FROUGIER JULIEN ,  CHENG KANGGUO ,  XIE RUILONG ,  PARK CHANRO

IPC: H01S5/183 ,  H01S3/09

Abstract: A device and a method to produce an augmented-laser (ATLAS) comprising a bi-stable resistive system (BRS) integrated in series with a semiconductor laser. The laser exhibits reduction/inhibition of the Spontaneous Emission (SE) below lasing threshold by leveraging the abrupt resistance switch of the BRS. The laser system comprises a semiconductor laser and a BRS operating as a reversible switch. The BRS operates in a high resistive state in which a semiconductor laser is below a lasing threshold and emitting in a reduced spontaneous emission regime, and a low resistive state in which a semiconductor laser is above or equal to a lasing threshold and emitting in a stimulated emission regime. The BRS operating as a reversible switch is electrically connected in series across two independent chips or on a single wafer. The BRS is formed using insulator-to-metal transition (IMT) materials or is formed using threshold-switching selectors (TSS).

公开(公告)号：DE102021131415A1

公开(公告)日：2022-06-30

申请号：DE102021131415

申请日：2021-11-30

Applicant: IBM

Inventor： XIE RUILONG ,  CHENG KANGGUO ,  PARK CHANRO ,  FROUGIER JULIEN

IPC: H01L29/78 ,  H01L21/336 ,  H01L27/092

Abstract: Eine Ausführungsform schließt ein Verfahren zur Herstellung einer Halbleitereinheit und die erhaltene Einheit ein. Das Verfahren kann Bilden einer Source/Drain auf einem freiliegenden Teil einer Halbleiterschicht eines geschichteten Nanosheets einschließen. Das Verfahren kann Bilden eines Opfermaterials auf der Source/Drain einschließen. Das Verfahren kann Bilden einer Dielektrikumschicht, die das Opfermaterial bedeckt, einschließen. Das Verfahren kann Ersetzen des Opfermaterials durch eine Kontaktauskleidung einschließen. Die Halbleitereinheit kann einen ersten Gate-Nanosheetstapel und einen zweiten Gate-Nanosheetstapel enthalten. Die Halbleitereinheit kann eine erste Source/Drain in Kontakt mit dem ersten Nanosheetstapel und eine zweite Source/Drain in Kontakt mit dem zweiten Nanosheetstapel aufweisen. Die Halbleitereinheit kann ein Source/Drain-Dielektrikum aufweisen, das zwischen der ersten Source/Drain und der zweiten Source/Drain angeordnet ist. Die Halbleitereinheit kann eine Kontaktauskleidung in Kontakt mit der ersten Source/Drain, der zweiten Source/Drain und dem Source/Drain-Dielektrikum aufweisen.

公开(公告)号：DE112020000212T5

公开(公告)日：2021-08-19

申请号：DE112020000212

申请日：2020-02-24

Applicant: IBM

Inventor： XIE RUILONG ,  FROUGIER JULIEN ,  PARK CHANRO ,  NOWAK EDWARD ,  QI YI ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/336 ,  H01L21/283 ,  H01L29/78

Abstract: Ausführungsformen der vorliegenden Erfindung betreffen Techniken zum Bereitstellen einer neuen Feldeffekttransistor(FET)-Architektur, welche eine zentrale Finnenzone und eine oder mehrere vertikal gestapelte Nanoschichten umfasst. In einer nicht-beschränkenden Ausführungsform der Erfindung wird ein Nanoschichtstapel über einem Substrat gebildet. Der Nanoschichtstapel kann eine oder mehrere erste Halbleiterschichten und eine oder mehrere erste Opferschichten umfassen. Durch Entfernen eines Abschnitts der einen oder der mehreren ersten Halbleiterschichten und der einen oder der mehreren ersten Opferschichten wird ein Graben gebildet. Durch den Graben wird eine Fläche einer untersten Opferschicht der einen oder der mehreren ersten Opferschichten freigelegt. Der Graben kann derart mit einer oder mehreren zweiten Halbleiterschichten und einer oder mehreren zweiten Opferschichten gefüllt werden, dass jede der einen oder der mehreren zweiten Halbleiterschichten mit einer Seitenwand einer der einen oder der mehreren ersten Halbleiterschichten in Kontakt steht.

公开(公告)号：DE112020005385T5

公开(公告)日：2022-08-11

申请号：DE112020005385

申请日：2020-10-12

Applicant: IBM

Inventor： PARK CHANRO ,  KANGGUO CHENG ,  XIE RUILONG ,  LEE CHOONGHYUN

IPC: H01L27/24 ,  H01L21/28 ,  H01L21/31

Abstract: Eine Halbleiterstruktur, die eine vertikale resistive Speicherzelle enthält, und ein Herstellungsverfahren dafür. Das Verfahren enthält Bilden einer Opferschicht über einem Transistor-Drain-Kontakt; Bilden einer ersten dielektrischen Schicht über der Opferschicht; Bilden eines Zellenkontaktlochs durch die erste dielektrische Schicht; Bilden eines Zugangskontaktlochs durch die erste dielektrische Schicht und Freilegen der Opferschicht; Entfernen der Opferschicht, um einen Hohlraum zu bilden, der eine untere Öffnung des Zellenkontaktlochs und eine untere Öffnung des Zugangskontaktlochs verbindet; durch Atomlagenabscheidung in dem Zellenkontaktloch Bilden einer zweiten dielektrischen Schicht, die einen Saum enthält; Bilden einer unteren Elektrode innerhalb des Hohlraums und in Kontakt mit dem Drain-Kontakt, der zweiten dielektrischen Schicht und dem Saum; und Bilden einer oberen Elektrode über der ersten dielektrischen Schicht und in Kontakt mit der zweiten dielektrischen Schicht und dem Saum.

公开(公告)号：DE112020000199B4

公开(公告)日：2022-02-24

申请号：DE112020000199

申请日：2020-02-24

Applicant: IBM

Inventor： XIE RUILONG ,  FROUGIER JULIEN ,  PARK CHANRO ,  NOWAK EDWARD ,  QI YI ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/336 ,  H01L21/225 ,  H01L29/78 ,  H01L29/786

Abstract: Verfahren (3900) zum Bilden einer Halbleitereinheit (3200), wobei das Verfahren aufweist:Bilden (3802) eines Stapels sich abwechselnder Halbleiterschichten (3206) und dotierter Halbleiterschichten (3208) über einem Substrat (3204), wobei die dotierten Halbleiterschichten einen Dotierstoff aufweisen;Zurücknehmen (3804) einer Seitenwand der dotierten Halbleiterschichten;Tempern (3806) bei einer Temperatur, die so einstellbar ist, dass der Dotierstoff gleichmäßig durch die Halbleiterschichten und die dotierten Halbleiterschichten diffundiert; undEntfernen des Dotierstoffs von den Halbleiterschichten und den dotierten Halbleiterschichten.