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公开(公告)号：BR0317582A
公开(公告)日：2005-11-22
申请号：BR0317582
申请日：2003-10-30
Applicant: IBM
Inventor： BOWEN ED , DROZ PATRICK , JEFFRIES CLARK D , KENCL LUKAS , KIND ANDREAS , PLETKA ROMAN A , MANNAL SOENKE
IPC: H04L12/56
Abstract: Methods and apparatus are provided for controlling flow rates of a plurality of data packet flows into a queue 4 corresponding to a resource 3 of a network device 1 . The flows comprise a set 7 of non-responsive flows, and a set 8 of other flows which may comprise responsive flows and/or flows whose responsiveness is unknown. The flow rates are managed in accordance with a queue management scheme such that adjustments are made to each flow rate in dependence on excess bandwidth in the resource, the amounts of the adjustments being dependent on one or more adjustment parameters for each flow. An error signal is generated based on the deviation from a desired allocation ratio of the ratio of the total flow rates into the queue 4 for the sets of flows 7, 8 . At least one adjustment parameter for at least one flow is then varied in dependence on the error signal in such a manner as to reduce the aforementioned deviation. A closed-loop control scheme thus operates in conjunction with the underlying queue management scheme to promote fair bandwidth allocation even in the presence of a mix of responsive and non-responsive flows.
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公开(公告)号：DE112011100371B4
公开(公告)日：2020-11-19
申请号：DE112011100371
申请日：2011-01-27
Applicant: IBM
Inventor： CIDECIYAN ROY D , ILIADIS ILIAS , PLETKA ROMAN A
IPC: G06F11/10
Abstract: Verfahren zum Decodieren eines Codeworts (W), das von einem Flash-Speicher (26), der mehrere Multilevel-Flash-Speicherzellen (28) umfasst, empfangen wird, wobei jede derartige Multilevel-Flash-Speicherzelle (28) ein Zeichen (Si) des Codeworts (W) speichert, und wobei ein ECC-Decodierer (22) zum Decodieren des Codeworts (W) in ein decodiertes Codewort (D) eingerichtet ist, wobei der ECC-Decodierer (22) entworfen ist, um eine maximale Anzahl (t) von Fehlern zu korrigieren, wobei das Verfahren die folgenden Schritte umfasst:- in einem Fehlerprüfschritt (44) Bestimmen der Anzahl (e) von Fehlern in dem Codewort (W),- wenn die Anzahl (e) von Fehlern größer ist als die maximale Anzahl (t) von Fehlern, die der ECC-Decodierer (22) korrigieren kann:o Ausführen■ eines ersten Zeichenmodifikationsschritts (32'), der ein erstes modifiziertes Codewort (W') erzeugt, durch Anheben des Werts eines Zeichens (Si) auf den nächsthöheren Wertpegel, und/oder■ eines zweiten Zeichenmodifikationsschritts (32''), der ein zweites modifiziertes Codewort (W'') erzeugt, durch Absenken des Werts eines Zeichens (Si) auf den nächstniedrigeren Wertpegel,o in einem Analyseschritt (50) Berechnen der Korrekturwirkung des wenigstens einen Zeichenmodifikationsschritts (32', 32''),o in einem Rückgabeschritt (41) Festlegen■ des decodierten Codeworts (D) anhand der Korrekturwirkung,■ oder einer Löschung des Codeworts (W), wobei der Analyseschritt (50) Folgendes umfasst:- in einem Decodierschritt (33) Decodieren der modifizierten Codewörter (W', W'') und für alle decodierten modifizierten Codewörter (D', D'') Zählen der Häufigkeit (x(D)) des Vorkommens der decodierten modifizierten Codewörter (D', D''), und- in einem Folgeschritt (40) Bestimmen, ob es genau ein decodiertes modifiziertes Codewort (D', D'') gibt, dessen Häufigkeit (x(D)) des Vorkommens um eins größer ist als die maximale Anzahl (t) von Fehlern, wobei die decodierten modifizierten Codewörter (D', D'') in Hash-Werte umgesetzt werden, die gemeinsam mit der Häufigkeit (x(D)) des Vorkommens der decodierten modifizierten Codewörter (D', D'') in eine Kandidaten-Hash-Abbildung (H) eingegeben werden.
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公开(公告)号：GB2509478A
公开(公告)日：2014-07-09
申请号：GB201205097
申请日：2010-11-29
Applicant: IBM
Inventor： ANTONAKOPOULOS THEODORE A , CIDECIYAN ROY DARON , HU XIAO-YU , ILIADIS ILIAS , PLETKA ROMAN A
Abstract: A method for intra-block wear leveling within solid-state memory subjected to wear, having a plurality of memory cells includes the step of writing to at least certain ones of the plurality of memory cells, in a non-uniform manner, such as to balance the wear of the at least certain ones of the plurality of memory cells within the solid-state memory, at intra-block level. For example, if a behavior of at least some of the plurality of memory cells is not characterized, then the method may comprise characterizing a behavior of at least some of the plurality of memory cells and writing to at least certain ones of the plurality of memory cells, based on the characterized behavior, and in a non- uniform manner.
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公开(公告)号：CA2509409C
公开(公告)日：2009-04-21
申请号：CA2509409
申请日：2003-10-30
Applicant: IBM
Inventor： MANNAL SOENKE , BOWEN ED , KIND ANDREAS , PLETKA ROMAN A , JEFFRIES CLARK D , DROZ PATRICK , KENCL LUKAS
IPC: H04L12/56
Abstract: Methods and apparatus are provided for controlling flow rates of a plurality of data packet flows into a queue 4 corresponding to a resource 3 of a netwo rk device 1. The flows comprise a set 7 of non-responsive flows, and a set 8 of other flows which may comprise responsive flows and/or flows whose responsiveness is unknown. The flow rates are managed in accordance with a queue management scheme such that adjustments are made to each flow rate in dependence on excess bandwidth in the resource, the amounts of the adjustmen ts being dependent on one or more adjustment parameters for each flow. An error signal is generated based on the deviation from a desired allocation ratio o f the ratio of the total flow rates into the queue 4 for the sets of flows 7, 8. At least one adjustment parameter for at least one flow is then varied in dependence on the error signal in such a manner as to reduce the aforementioned deviation. A closed-loop control scheme thus operates in conjunction with the underlying queue management scheme to promote fair bandwidth allocation even in the presence of a mix of responsive and non- responsive flows.
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公开(公告)号：DE60313037T2
公开(公告)日：2007-12-13
申请号：DE60313037
申请日：2003-10-30
Applicant: IBM
Inventor： BOWEN ED , DROZ PATRICK , JEFFRIES CLARK D , KENCL LUKAS , KIND ANDREAS , PLETKA ROMAN A , MANNAL SOENKE
IPC: H04L12/56
Abstract: Methods and apparatus are provided for controlling flow rates of a plurality of data packet flows into a queue 4 corresponding to a resource 3 of a network device 1 . The flows comprise a set 7 of non-responsive flows, and a set 8 of other flows which may comprise responsive flows and/or flows whose responsiveness is unknown. The flow rates are managed in accordance with a queue management scheme such that adjustments are made to each flow rate in dependence on excess bandwidth in the resource, the amounts of the adjustments being dependent on one or more adjustment parameters for each flow. An error signal is generated based on the deviation from a desired allocation ratio of the ratio of the total flow rates into the queue 4 for the sets of flows 7, 8 . At least one adjustment parameter for at least one flow is then varied in dependence on the error signal in such a manner as to reduce the aforementioned deviation. A closed-loop control scheme thus operates in conjunction with the underlying queue management scheme to promote fair bandwidth allocation even in the presence of a mix of responsive and non-responsive flows.
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Patent Agency Ranking
公开(公告)号：MY133313A
公开(公告)日：2007-11-30
申请号：MYPI20034435
申请日：2003-11-19
Applicant: IBM
Inventor： BOWEN HOYT EDWIN JR , DROZ PATRICK , JEFFERIES CLARK D , KENCL LUKAS , KIND ANDREAS , MANNAL SOENKE V , PLETKA ROMAN A
IPC: H04L12/56
Abstract: METHODS AND APPARATUS ARE PROVIDED FOR CONTROLLING FLOW RATES OF A PLURALITY OF DATA PACKET FLOWS INTO A QUEUE 4 CORRESPONDING TO A RESOURCE 3 OF A NETWORK DEVICE 1. THE FLOWS COMPRISE A SET 7 OF NON-RESPONSIVE FLOWS, AND A SET 8 OF OTHER FLOWS WHICH MAY COMPRISE RESPONSIVE FLOWS AND/OR FLOWS WHOSE RESPONSIVENESS IS UNKNOWN. THE FLOW RATES ARE MANAGED IN ACCORDANCE WITH A QUEUE MANAGEMENT SCHEMESUCH ADJUSTMENTS ARE MADE TO EACH FLOW RATE IN DEPENDENCE ON EXCESS BANDWIDTH IN THE RESOURCE, THE AMOUNTS OF THE ADJUSTMENTS BEING DEPENDENT ON ONE OR MORE ADJUSTMENT PARAMETERS FOR EACH FLOW. AN ERROR SIGNAL IS GENERATED BASED ON THE DEVIATION FROM A DESIRED ALLOCATION RATIO OF THE RATIO OF THE TOTAL FLOW RATES INTO THE EQUEUE 4 FOR THE SETS OF FLOWS 7, 8. AT LEAST ONE ADJUSTMENT PARAMETER FOR AT LEAST ONE FLOW IS THEN VERIED IN DEPENDENCE ON THE ERROR SIGNAL IN SUCH A MANNER AS TO REDUCE THE AFOREMENTIONED DEVIATION. A CLOSED-LOOP CONTROL SCHEME THUS OPERATES IN CONJUCTION WITH THE UNDERLYING QUEUE MANAGEMENT SCHEME TO PROMOTE FAIR BANDWIDTH ALLOCATION EVEN IN THE PRESENCE OF A MIX OF RESPONSIVE AND NON-RESPONSIVE FLOWS.(FIG. 1)
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公开(公告)号：DE112010004656B4
公开(公告)日：2017-07-13
申请号：DE112010004656
申请日：2010-11-29
Applicant: IBM
Inventor： ANTONAKOPOULOS THEODORE A , CIDECIYAN ROY D , ILIADIS ILIAS , PLETKA ROMAN A , HU XIAO-YU
Abstract: Ein Verfahren zum blockinternen Ausgleich von nachlassender Funktionsfähigkeit innerhalb von Halbleiterspeichern, bei denen ein Nachlassen der Funktionsfähigkeit eintreten kann und die eine Vielzahl von Speicherzellen aufweisen, beinhaltet den folgenden Schritt: Schreiben auf mindestens einige bestimmte der Vielzahl von Speicherzellen in einer nicht gleichförmigen Weise, um die nachlassende Funktionsfähigkeit der einigen bestimmten der Vielzahl von Speicherzellen innerhalb des Halbleiterspeichers auf blockinterner Ebene auszugleichen. Wenn zum Beispiel ein Verhalten mindestens einiger der Vielzahl von Speicherzellen nicht charakterisiert ist, kann das Verfahren Folgendes umfassen: Charakterisieren eines Verhaltens mindestens einiger der Vielzahl von Speicherzellen und Schreiben auf mindestens einige bestimmte der Vielzahl von Speicherzellen auf der Grundlage des charakterisierten Verhaltens und in einer nicht gleich
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公开(公告)号：DE112011102160B4
公开(公告)日：2016-10-27
申请号：DE112011102160
申请日：2011-06-08
Applicant: IBM
Inventor： ILIADIS ILIAS , PLETKA ROMAN A , CIDECIYAN ROY DARON , HAAS ROBERT , HU XIAOYU , ELEFTHERIOU EVANGELOS S
Abstract: Verfahren zum Wear-Levelling (Ausgleich nachlassender Funktionsfähigkeit) bei Zellen oder Seiten oder Teilseiten oder Blöcken eines Speichers wie zum Beispiel eines Flash-Speichers, wobei das Verfahren aufweist: – Empfangen (S10) eines Blocks von Daten, der in eine Zelle oder Seite oder Teilseite oder einen Block des Speichers geschrieben werden soll; – Zählen (S40), wie häufig ein bestimmter Binärdatentyp ,0' oder ‚1' geschrieben werden soll, in dem empfangenen Block von Daten; und – Verteilen (S50) des Schreibens des empfangenen Blocks von Daten auf Zellen oder Seiten oder Teilseiten oder Blöcke des Speichers, sodass die nachlassende Funktionsfähigkeit des Speichers im Hinblick auf die Anzahl des bestimmten Binärdatentyps ,0' oder ‚1', die in dem zu schreibenden Block von Daten gezählt worden ist, ausgeglichen wird, wobei das Verteilen des Schreibens des empfangenen Blocks von Daten des Weiteren im Hinblick auf Wear-Levelling-Daten ausgeführt wird, die jeder/jedem der Zellen oder Seiten oder Teilseiten oder Blöcke des Speichers zugehörig sind und wobei es sich bei den Wear-Levelling-Daten um die Anzahl von ,0en' (Nullen) handelt, die bereits in eine Zelle oder Seite oder Teilseite oder einen Block des Speichers geschrieben worden sind.
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公开(公告)号：DE112014005570T5
公开(公告)日：2016-08-25
申请号：DE112014005570
申请日：2014-09-17
Applicant: IBM
Inventor： CAMP CHARLES JOHN , KOLTSIDAS IOANNIS , PLETKA ROMAN A , WALLS ANDREW DALE
Abstract: Bei einem Datenspeichersystem, das ein Array aus nichtflüchtigen Direktzugriffsspeichern (NVRAM-Array) enthält, handelt es sich bei einer Seite um eine kleinste Einheit des NVRAM-Array, auf die durch Lese- und Schreiboperationen zugegriffen werden kann, und bei einem Speicherblock, der mehrere Seiten enthält, handelt es sich um eine kleinste Einheit des NVRAM-Array, die gelöscht werden kann. Daten werden in dem NVRAM-Array in Seiten-Stripes gespeichert, die über mehrere Speicherblöcke verteilt sind. In Reaktion auf Erkennen eines Fehlers in einer bestimmten Seite eines bestimmten Blocks des NVRAM-Array wird lediglich die bestimmte Seite des bestimmten Blocks deaktiviert, so dass wenigstens zwei der mehreren Speicherblöcke, über die ein bestimmter Seiten-Stripe der Seiten-Stripes verteilt ist, unterschiedliche Anzahlen von aktiven (nichtdeaktivierten) Seiten enthalten.
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公开(公告)号：DE102012219098A1
公开(公告)日：2013-05-02
申请号：DE102012219098
申请日：2012-10-19
Applicant: IBM
Inventor： BENHASE MICHAEL T , BLINICK STEPHEN L , ELEFTHERIOU EVANGELOS S , GUPTA LOKESH M , HAAS ROBERT , HU XIAO-YU , KALOS MATTHEW J , PLETKA ROMAN A , KOLTSIDAS IOANNIS
Abstract: Es werden verschiedene beispielhafte Ausführungsformen von Verfahren, Systemen und Computerprogrammprodukten zum Verschieben von Teildatensegmenten innerhalb einer Datenverarbeitungs-Speicherumgebung, die durch einen Prozessor untergeordnete und übergeordnete Cachespeicherebenen aufweist, bereitgestellt. Bei einer solchen Ausführungsform wird, lediglich als Beispiel, ein gesamtes Datensegment, das eines der Teildatensegmente enthält, sowohl in die untergeordnete als auch in die übergeordnete Cachespeicherebene umgestuft. Angeforderte Daten des gesamten Datensegments werden aufgeteilt und an einem zuletzt verwendeten (MRU-)Abschnitt einer Herabstufungs-Warteschlange der übergeordneten Cachespeicherebene positioniert. Nicht angeforderte Daten des gesamten Datensegments werden aufgeteilt und an einem am längsten ungenutzten (LRU-)Abschnitt der Herabstufungs-Warteschlange der übergeordneten Cachespeicherebene positioniert. Die nicht angeforderten Daten werden fixiert, bis ein Schreibvorgang des gesamten Datensegments in die untergeordnete Cachespeicherebene abgeschlossen ist. Zusätzliche Ausführungsformen von Systemen und Computerprogrammprodukten werden offenbart und bieten damit in Zusammenhang stehende Vorteile.
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