公开(公告)号：DE112016003137T5

公开(公告)日：2018-03-29

申请号：DE112016003137

申请日：2016-07-29

Applicant: IBM

Inventor： FRITSCH ALEXANDER ,  ROZENFELD AMIRA ,  SAUTTER ROLF ,  WENDEL DIETER

IPC: G11C7/12

Abstract: Eine Speicherzellenanordnung von Gruppen mit SRAM-Zellen kann bereitgestellt werden, bei der in jeder der Gruppen mehrere SRAM-Zellen durch wenigstens eine gemeinsame lokale Bitleitung mit einem Eingang eines lokalen Leseverstärkers verbunden sind. Ausgänge der Verstärker sind mit einer gemeinsam genutzten globalen Bitleitung verbunden. Die gemeinsam genutzte globale Bitleitung ist mit einer Vorladeschaltung verbunden, und die Vorladeschaltung dient dazu, vor dem Lesen von Daten die globale Bitleitung mit einer programmierbaren Vorladespannung vorzuladen. Die Vorladeschaltung weist eine Begrenzerschaltung auf, die eine Vorlade-Reglerschaltung aufweist, die mit der globalen Bitleitung verbunden ist, um die globale Bitleitung mit der programmierbaren Vorladespannung vorzuladen, und eine Bewertungs- und Übersetzungsschaltung, die mit der Vorlade-Reglerschaltung und der globalen Bitleitung verbunden ist, um Leckstrom der globalen Bitleitung zu kompensieren, ohne ihren Spannungswert zu ändern.

公开(公告)号：GB2510305A

公开(公告)日：2014-07-30

申请号：GB201408989

申请日：2012-12-07

Applicant: IBM

Inventor： DENGLER OSAMA ,  SAUTTER ROLF ,  PAYER STEFAN ,  SALZ PHILIPP

IPC: G11C7/18 ,  G11C7/12 ,  G11C11/412 ,  G11C11/419

Abstract: A memory array is provided that comprises a plurality of global bit lines such that each bit line is coupled to a plurality of memory cells. The memory array further comprises a plurality of precharge logic such that each precharge logic is coupled to an associated global bit line in the plurality of global bit lines. Identification logic in the memory array is coupled to the plurality of precharge logic. The identification logic provides a precharge enable signal to a subset of the plurality of precharge logic on each clock cycle such that the subset of precharge logic precharges its associated subset of global bit lines to a voltage level of a voltage source, thereby reducing the power consumption of the memory array.

公开(公告)号：DE10225862B4

公开(公告)日：2009-12-17

申请号：DE10225862

申请日：2002-06-11

Applicant: IBM DEUTSCHLAND

Inventor： HALLER WILHELM E ,  SAUTTER ROLF ,  WENDEL DIETER ,  WETTER HOLGER

IPC: G06F7/50 ,  G06F7/506 ,  G06F7/507 ,  G06F9/30

公开(公告)号：DE10116639A1

公开(公告)日：2001-10-25

申请号：DE10116639

申请日：2001-04-04

Applicant: IBM

Inventor： LEENSTRA JENS ,  PILLE JUERGEN ,  SAUTTER ROLF ,  WENDEL DIETER

IPC: G06F9/38 ,  G11C8/16 ,  G11C11/417

Abstract: The buffer memory (12) has 64 inputs that are accessed by a write decoder (22) with a control connection to a comparator (20) having four switching stages coupled to data input lines (14). This allows the number of input ports to be reduced.