公开(公告)号：GB2529862A

公开(公告)日：2016-03-09

申请号：GB201415669

申请日：2014-09-04

Applicant: IBM

Inventor： SAUTTER ROLF ,  FRITSCH ALEXANDER ,  KUGEL MICHAEL ,  HELLNER GERHARD

IPC: G11C11/419 ,  G11C7/06 ,  G11C7/08 ,  G11C11/413 ,  G11C15/04

Abstract: Electronic circuit comprising a current sense amplifier 103 and static memory cells 115. The current sense amplifier comprises a reference current input terminal 109, a sense current input terminal 108, and an output terminal 106, the static memory cells being coupled in parallel each via a respective associated n-FET stack 116 (i.e n-type MOSFET devices connected in series) to the sense current input terminal, the reference current input terminal being coupled to ground via two reference n-FET stacks 127 connected in series, the amplifier being configured to: generate a first logical value at the output terminal, in response to a reference current of the reference current input being higher than a sense current of the sense current input terminal, and generate a second logical value at the output terminal, in response to a reference current of the reference current input terminal being lower than a sense current of the sense current input terminal. A voltage generator 129 (or Vdd supply) may be coupled to the gate terminals of n-FET stacks to form a current source (current sink). Preferably each of the static memory cells comprises a data output coupled to a gate of at least one transistor in the n-FET stack. The current in the reference n-FET stacks should be less than the grounding current in the sense n-FET stack, ideally one half the value of the sense side grounding current for optimum detection. In one embodiment (figure 7) the static memory cells are configured in pairs to form Ternary Content Addressable Memories (TCAM), whereby the TCAM word lines (118A,B, figure 7) connect to a gate of the N-FET sense stacks, allowing the memory cells access to the current sense input 108. The reference current source in this embodiment utilises four n-FET stacks. The current sense amplifier (figure 1) may comprise a current latched sense amplifier (CLSA) having NAND gates connected to each output of a cross coupled inverter pair enabled by a control input signal (125, figure 1) and a transmission gate connecting the two inverter output nodes, enabled also by the control signal (125).

公开(公告)号：DE112016002677T5

公开(公告)日：2018-02-22

申请号：DE112016002677

申请日：2016-09-01

Applicant: IBM

Inventor： FRITSCH ALEXANDER ,  KALYANASUNDARAM SHANKAR ,  KUGEL MICHAEL B ,  PILLE JUERGEN

IPC: G11C7/02

Abstract: Die vorliegende Offenbarung bezieht sich auf einen Stromerfassungs-Leseverstärker zum Verwenden als Leseverstärker bei einer Speicheranordnung von Speicherzellengruppen, wobei in allen Zellen der Speicherzellengruppen wenigstens ein Leseanschluss enthalten ist, der durch eine Bitleitung mit einem Leseverstärker verbunden ist, und wobei die Leseverstärker mit einem Datenausgang verbunden sind. Ein Stromerfassungs-Leseverstärker enthält einen Spannungsregler, um die Bitleitungsspannung auf einem konstanten Spannungswert unterhalb einer Stromversorgungsspannung und oberhalb einer Masse zu halten, eine Messschaltung zum Erkennen eines hohen Stromwerts und eines niedrigen Stromwerts in einem Eingangssignal und einen Generator zum Erzeugen eines Ausgangssignals mit einem hohen Spannungswert, wenn das Eingangssignal mit hohen Stromwert erkannt wird, und zum Erzeugen eines Ausgangssignals mit einem niedrigen Spannungswert, wenn der niedrige Stromwerterkannt wird.

公开(公告)号：DE112016003137B4

公开(公告)日：2025-01-30

申请号：DE112016003137

申请日：2016-07-29

Applicant: IBM

Inventor： FRITSCH ALEXANDER ,  ROZENFELD AMIRA ,  SAUTTER ROLF ,  WENDEL DIETER

IPC: G11C7/12

Abstract: Speicherzellenanordnung aus Static-Random-Access-Memory- (SRAM-) Zellen, die aufweist:eine oder mehrere Gruppen mit SRAM-Zellen (106),wobei jede der einen oder mehreren Gruppen mit SRAM-Zellen (106) zwei oder mehr SRAM-Zellen (106) enthält, die durch wenigstens eine gemeinsame lokale Bitleitung (108) mit einem Eingang eines lokalen Leseverstärkers (104) verbunden sind, undwobei Ausgänge der lokalen Leseverstärker (104) mit einer gemeinsam genutzten globalen Bitleitung (102) verbunden sind, wobei die gemeinsam genutzte globale Bitleitung (102) mit einer Vorladeschaltung verbunden ist, die zum Vorladen der gemeinsam genutzten globalen Bitleitung (102) vor dem Lesen von Daten mit einer programmierbaren Vorladespannung eingerichtet ist, wobei die Vorladeschaltung eine Begrenzerschaltung enthält, die aufweist:eine Vorlade-Reglerschaltung (202), die mit der gemeinsam genutzten globalen Bitleitung (102) zum Vorladen der gemeinsam genutzten globalen Bitleitung (102) mit der programmierbaren Vorladespannung verbunden ist; undeine Bewertungs- und Übersetzungsschaltung (204), die mit der Vorlade-Reglerschaltung (202) und der gemeinsam genutzten globalen Bitleitung (102) zum Kompensieren von Leckstrom der gemeinsam genutzten globalen Bitleitung (102), ohne einen Spannungswert der Bitleitung zu ändern, wobei die Vorlade-Reglerschaltung (202) aufweist:einen ersten p-FET (P1), dessen Source-Anschluss mit einer Versorgungsspannung (110) und dessen Drain-Anschluss mit einem ersten Anschluss eines Vorladeschalters (206) verbunden sind, dessen zweiter Anschluss mit der gemeinsam genutzten globalen Bitleitung (102) verbunden ist; undeinen ersten n-FET (N1), dessen Source-Anschluss mit dem ersten Anschluss des Vorladeschalters (206) verbunden ist, wobei ein Drain-Anschluss des ersten n-FET (N1) mit einem Gate-Anschluss des ersten p-FET (P1) sowie mit einem ersten Anschluss eines ersten programmierbaren Widerstands (208) verbunden ist, dessen zweiter Anschluss mit der Versorgungsspannung (110) verbunden ist,wobei ein Gate-Anschluss des ersten n-FET (N1) mit einem Signal Referenzspannung (Vref) verbunden ist,wobei die Bewertungs- und Übersetzungsschaltung (204) aufweist:einen zweiten n-FET (N2), dessen Source-Anschluss mit der gemeinsam genutzten globalen Bitleitung (102) und dessen Drain-Anschluss mit einem ersten Anschluss eines zweiten programmierbaren Widerstands (210) verbunden sind, dessen zweiter Anschluss mit der Versorgungsspannung (110) verbunden ist,wobei ein Gate-Anschluss des zweiten n-FET (N2) mit dem Signal Vref verbunden ist, undwobei ein Ausgabeanschluss (212) einer globalen Bitleitung (102) mit dem Drain-Anschluss des zweiten n-FET (N2) verbunden ist.

公开(公告)号：DE112016003137T5

公开(公告)日：2018-03-29

申请号：DE112016003137

申请日：2016-07-29

Applicant: IBM

Inventor： FRITSCH ALEXANDER ,  ROZENFELD AMIRA ,  SAUTTER ROLF ,  WENDEL DIETER

IPC: G11C7/12

Abstract: Eine Speicherzellenanordnung von Gruppen mit SRAM-Zellen kann bereitgestellt werden, bei der in jeder der Gruppen mehrere SRAM-Zellen durch wenigstens eine gemeinsame lokale Bitleitung mit einem Eingang eines lokalen Leseverstärkers verbunden sind. Ausgänge der Verstärker sind mit einer gemeinsam genutzten globalen Bitleitung verbunden. Die gemeinsam genutzte globale Bitleitung ist mit einer Vorladeschaltung verbunden, und die Vorladeschaltung dient dazu, vor dem Lesen von Daten die globale Bitleitung mit einer programmierbaren Vorladespannung vorzuladen. Die Vorladeschaltung weist eine Begrenzerschaltung auf, die eine Vorlade-Reglerschaltung aufweist, die mit der globalen Bitleitung verbunden ist, um die globale Bitleitung mit der programmierbaren Vorladespannung vorzuladen, und eine Bewertungs- und Übersetzungsschaltung, die mit der Vorlade-Reglerschaltung und der globalen Bitleitung verbunden ist, um Leckstrom der globalen Bitleitung zu kompensieren, ohne ihren Spannungswert zu ändern.

公开(公告)号：GB2529861A

公开(公告)日：2016-03-09

申请号：GB201415668

申请日：2014-09-04

Applicant: IBM

Inventor： FRITSCH ALEXANDER ,  KUGEL MICHAEL ,  PILLE JUERGEN ,  WENDEL DIETER

IPC: G11C7/06 ,  G11C7/08 ,  G11C8/08 ,  G11C11/419

Abstract: A current latched sense amplifier CSLA 103 comprising a reference current input terminal (109), a control line input terminal 125, a sense current input terminal 108, an output terminal 106, a first NAND gate 100, a transmission gate 104, and two cross coupled inverters T1, T2, T3, T4 each comprising an nMOSFET device T2, T4. The first NAND gate 100 comprises an output terminal being coupled to the output terminal of the amplifier. The transmission gate 104 comprises two transmission terminals and a gate terminal which is coupled to the control line terminal 125. Sources of the n-MOSFETs are coupled to the sense current input terminal and the reference current input terminal, respectively. One of the transmission terminals is coupled to an input terminal of one of the inverters and the other transmission terminal is coupled to an input terminal of the other inverter. The input terminals of the first NAND gate are coupled to the control line terminal and one of the input terminals of the inverters, respectively. The gate terminal of the transmission gate allows for on/off switching. A first inverter 102 couples one of the input terminals of the first NAND gate to the control line 125. A second NAND gate may be coupled to the second terminal of the amplifier, having a second input controlled by the output of the inverter 102. An electronic circuit may also be included which comprises static memory cells and the current sense amplifier (or current latched sense amplifier). Static Memory Cells may be arranged (figure 4 or 5) such that the data output of each of the cells is coupled via an nMOSFET stack (116 Figure 4) to the sense input of the current sense amplifier.