公开(公告)号：DE10156742A1

公开(公告)日：2003-06-05

申请号：DE10156742

申请日：2001-11-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OSTERMAYR MARTIN ,  NIRSCHL THOMAS

IPC: H01L21/8246 ,  H01L27/112

Abstract: The semiconducting element has at least one memory cell, whereby each memory cell has a transistor component with first and second source/drain regions (2,3) and a gate region (5) electrically connected to a word line (6). The first source/drain region is connected to a bit line (20) and the second is connected to a first electrical line (16) in a first programming state or separated from it in a second state. AN Independent claim is also included for the following: a method of manufacturing and inventive device.

公开(公告)号：DE502004012360D1

公开(公告)日：2011-05-12

申请号：DE502004012360

申请日：2004-12-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： NIRSCHL THOMAS ,  OLBRICH ALEXANDER ,  OSTERMAYR MARTIN

IPC: H01L21/8242 ,  H01L21/02 ,  H01L27/108

公开(公告)号：DE102010017278A1

公开(公告)日：2010-12-30

申请号：DE102010017278

申请日：2010-06-08

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OSTERMAYR MARTIN ,  SARMA CHANDRASEKHAR

IPC: H01L23/52 ,  H01L21/768

Abstract: Es werden ein System und Verfahren für das Transistorebenen-Routing offenbart. Eine bevorzugte Ausführungsform weist auf ein Halbleiterbauelement, das Folgendes enthält: ein erstes Halbleiterbauelement (200), das auf einem ersten aktiven Bereich (160) in einem Substrat (100) ausgebildet ist, wobei das erste Halbleiterbauelement (200) einen ersten Gatestapel aufweist, der eine erste High-k-Dielektrikumsschicht (110), eine erste Metallschicht (120) und eine erste halbleitende Schicht (130) aufweist. Das Halbleiterbauelement enthält ferner: ein zweites Halbleiterbauelement (250), das auf einem zweiten aktiven Bereich (160) in dem Substrat (100) ausgebildet ist, wobei das zweite Halbleiterbauelement (250) einen zweiten Gatestapel aufweist, der eine zweite High-k-Dielektrikumsschicht (110), eine zweite Metallschicht (120) und eine zweite halbleitende Schicht (130) aufweist. Eine elektrische Verbindung verbindet das erste Halbleiterbauelement (200) mit dem zweiten Halbleiterbauelement (250) und liegt über dem ersten aktiven Bereich (160), dem zweiten aktiven Bereich (160) und einem Abschnitt des Substrats (100) zwischen dem ersten aktiven Bereich (160) und dem zweiten aktiven Bereich (160). Die elektrische Verbindung enthält eine High-k-Dielektrikumsschicht (110) und eine Metallschicht (120), aber keine halbleitende Schicht (130), und die Metallschicht (120) ist direkt über der High-k-Dielektrikumsschicht (110) angeordnet.

公开(公告)号：DE102005029872A1

公开(公告)日：2007-04-19

申请号：DE102005029872

申请日：2005-06-27

Applicant: INFINEON TECHNOLOGIES AG

Inventor： NIRSCHL THOMAS ,  MARTELLONI YANNICK ,  OSTERMAYR MARTIN ,  HUBER PETER

IPC: G11C7/06 ,  G11C11/401 ,  H01L27/108

Abstract: The cell has three N-channel MOS transistors (11-13) and read terminals (2, 3) connected with read lines (5, 6). The cell is designed such that the information stored in the cell is detected by a differential read operation with which an electric current is evaluated between the read terminals during a read operation of the cell. A capacitor stores the information in the cell and a write terminal is connected with a write line. Independent claims are also included for the following: (1) a memory arrangement for reading and writing information; and (2) a reading device comprising input terminals.

公开(公告)号：DE102004020306B4

公开(公告)日：2006-06-01

申请号：DE102004020306

申请日：2004-04-26

Applicant: INFINEON TECHNOLOGIES AG

Inventor： MARTELLONI YANNICK ,  OSTERMAYR MARTIN

IPC: G11C17/12 ,  G11C8/00 ,  G11C17/08

公开(公告)号：DE10257682A1

公开(公告)日：2004-07-08

申请号：DE10257682

申请日：2002-12-10

Applicant: INFINEON TECHNOLOGIES AG

Inventor： RUDERER ERWIN ,  OSTERMAYR MARTIN ,  BRASE GABRIELA

IPC: H01L21/768 ,  H01L29/06 ,  H01L29/417 ,  H01L23/522 ,  H01L21/28

公开(公告)号：DE19957117A1

公开(公告)日：2001-06-07

申请号：DE19957117

申请日：1999-11-26

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BRATU PETER ,  OSTERMAYR MARTIN

IPC: H01L21/8246 ,  H01L27/112

Abstract: The invention relates to a mask-programmable ROM memory device and to a method for producing the same. According to said method, drain/source contacts (4) are placed directly on insulation areas (1) in order to increase efficiency and reduce the defect density in non-programmed memory cells.

公开(公告)号：DE102010017278B4

公开(公告)日：2019-07-18

申请号：DE102010017278

申请日：2010-06-08

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OSTERMAYR MARTIN ,  SARMA CHANDRASEKHAR

IPC: H01L23/52 ,  H01L21/768 ,  H01L27/092

Abstract: Halbleiterbauelement, wobei das Halbleiterbauelement folgendes aufweist:• einen ersten Transistor als ein erstes Halbleiterbauelement (200), das auf einem ersten aktiven Bereich (160) in einem Substrat (100) ausgebildet ist, wobei das erste Halbleiterbauelement (200) einen ersten Gatestapel aufweist, der einen ersten Teil einer High-k-Dielektrikumsschicht (110), ein erstes Metallgate als ersten Teil einer Metallschicht (120) und eine erste halbleitende Schicht (130) aufweist;• einen zweiten Transistor als ein zweites Halbleiterbauelement (250), das auf einem zweiten aktiven Bereich (160) in dem Substrat (100) ausgebildet ist, wobei das zweite Halbleiterbauelement (250) einen zweiten Gatestapel aufweist, der einen zweiten Teil der High-k-Dielektrikumsschicht (110), ein zweites Metallgate als zweiten Teil der Metallschicht (120) und eine zweite halbleitende Schicht (130) aufweist; und• eine elektrische Verbindung, die das erste Metallgate (120) des ersten Halbleiterbauelements (200) mit dem zweiten Metallgate (120) des zweiten Halbleiterbauelements (250) verbindet und über einem Abschnitt des Substrats (100) zwischen dem ersten aktiven Bereich (160) und dem zweiten aktiven Bereich (160) liegt, wobei die elektrische Verbindung durch einen Metall-High-k-Dielektrikumsschichtstapel ausgeführt ist, der einen dritten Teil der High-k-Dielektrikumsschicht (110) und einen dritten Teil der Metallschicht (120) aufweist, aber keine halbleitende Schicht (130), wobei der dritte Teil der Metallschicht (120) direkt über dem dritten Teil der High-k-Dielektrikumsschicht (110) angeordnet ist, und wobei das erste Metallgate (120), das zweite Metallgate (120) und der dritte Teil der Metallschicht (120) das gleiche Material aufweisen.

公开(公告)号：DE102010037216B4

公开(公告)日：2016-04-28

申请号：DE102010037216

申请日：2010-08-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： AMIRANTE ETTORE ,  HUBER PETER ,  OSTERMAYR MARTIN

IPC: G11C5/02

Abstract: SRAM Zellenanordnung (100), die aufweist: mehrere in Zeilen und Spalten angeordnete homogene SRAM Zellen, um die SRAM Zellenanordnung (100) zu bilden, wobei eine erste homogene SRAM Zelle jeder Spalte elektrisch anders verbunden ist als ein Rest der homogenen SRAM Zellen der Spalten.

公开(公告)号：DE102007049927B4

公开(公告)日：2016-01-14

申请号：DE102007049927

申请日：2007-10-18

Applicant: INFINEON TECHNOLOGIES AG

Inventor： CHANUSSOT CHRISTOPHE ,  GOUIN VINCENT ,  OLBRICH ALEXANDER ,  OSTERMAYR MARTIN

IPC: G11C11/413 ,  G11C11/412

Abstract: Bitleitungs-Dummy-Kernzelle, aufweisend: – zumindest einen ersten Inverter und zumindest einen zweiten Inverter, welche kreuzgekoppelt sind, um ein bistabiles Flip-Flop zu bilden, wobei der erste Invertor einen ersten PMOS-Transistor und einen ersten NMOS-Transistor aufweist, welche in Serie mittels eines ersten internen Speicherknotens zwischen einem hohen Bezugspotential und einem niedrigen Bezugspotential verbunden sind, und wobei der zweite Inverter einen zweiten PMOS-Transistor und einen zweiten NMOS-Transistor aufweist, welche in Serie mittels eines zweiten internen Speicherknotens verbunden sind, wobei der Source-Anschluss des zweiten PMOS-Transistors und der zweite interne Speicherknoten mit dem niedrigen Bezugspotential verbunden sind, so dass der erste interne Speicherknoten stets einen logischen hohen Level speichert; – eine Dummy-Bitleitung, welche ein Selbst-Timing-Signal bereitstellt; und – einen ersten Auswahltransistor, welcher zwischen der Dummy-Bitleitung und dem ersten internen Speicherknoten gekoppelt ist, welcher den logischen hohen Level speichert.