公开(公告)号：KR20180021146A

公开(公告)日：2018-02-28

申请号：KR20187002446

申请日：2015-06-26

Applicant: INTEL CORP

Inventor： MOHAPATRA CHANDRA S ,  MURTHY ANAND S ,  GLASS GLENN A ,  RACHMADY WILLY ,  DEWEY GILBERT ,  KAVALIEROS JACK T ,  GHANI TAHIR ,  METZ MATTHEW V

IPC: H01L29/423 ,  H01L21/762 ,  H01L29/66 ,  H01L29/775 ,  H01L29/786

CPC classification number: H01L21/762 ,  H01L29/42392 ,  H01L29/66469 ,  H01L29/66545 ,  H01L29/775 ,  H01L29/78 ,  H01L29/78681 ,  H01L29/78696

Abstract: 비평면게이트올-어라운드디바이스및 그제조방법이설명된다. 일실시예에서, 다층스택은 STI 트렌치내에전체에피-스택을선택적으로퇴적하는것에의해형성된다. 채널층은버퍼층 위에부정형으로성장된다. 캡층은채널층의상부상에성장된다. 실시예에서, STI 층의높이는게이트의형성까지채널층보다높게유지된다. 게이트유전체층이각각의채널나노와이어상에그리고올-어라운드로형성된다. 게이트전극이게이트유전체층 상에형성되고, 채널나노와이어를둘러싼다.

Abstract translation: 描述了非平面栅极全能器件及其制造方法。 在一个实施例中，通过在STI沟槽中选择性地沉积整个外延堆叠来形成多层堆叠。 沟道层在缓冲层之上无定形地生长。 盖层生长在沟道层的上表面上。 在一个实施例中，STI层的高度保持高于沟道层直到形成栅极。 栅电介质层形成在每个沟道纳米线上并且全面。 栅电极形成在栅极电介质层上并围绕沟道纳米线。

公开(公告)号：KR20180021108A

公开(公告)日：2018-02-28

申请号：KR20187002086

申请日：2015-06-26

Applicant: INTEL CORP

Inventor： DEWEY GILBERT ,  METZ MATTHEW V ,  MURTHY ANAND S ,  GHANI TAHIR ,  RACHMADY WILLY ,  MOHAPATRA CHANDRA S ,  KAVALIEROS JACK T ,  GLASS GLENN A

IPC: H01L29/66 ,  H01L21/8238 ,  H01L21/8258 ,  H01L27/092

CPC classification number: H01L29/66545 ,  H01L21/823807 ,  H01L21/8258 ,  H01L27/0924

Abstract: 모놀리식 FET들은기판위쪽에배치된제1 고캐리어이동도반도체재료내에다수캐리어채널을포함한다. 게이트스택또는희생게이트스택과같은, 마스크가측방채널영역을커버하고있는동안, 고캐리어이동도반도체재료의스페이서가과성장되어, 예를들어, 유전체측방스페이서를랩어라운드하고그에따른트랜지스터풋프린트의증가없이트랜지스터소스와드레인사이의유효간격을증가시킨다. 소스/드레인영역들은, 실질적으로도핑되지않을수 있는(즉, 내인성일수 있는), 고이동도반도체스페이서를통해측방채널영역에전기적으로결합한다. 주어진측방게이트차원에대한유효채널길이가증가되면, 예를들어, 주어진오프-상태누설에대한트랜지스터풋프린트가감소될수 있거나, 주어진트랜지스터풋프린트에대한오프-상태소스/드레인누설이감소될수 있다.

Abstract translation: 单片式FET包括设置在衬底上的第一高载流子迁移率半导体材料中的多个载流子沟道。 虽然掩模覆盖横向沟道区域，例如栅极叠层或牺牲栅极叠层，但高载流子迁移率也随半导体材料的间隔物材料而增长，例如通过缠绕介电横向间隔物并由此增加晶体管覆盖区 不增加晶体管源极和漏极之间的有效间隔。 源极/漏极区域通过高迁移率半导体间隔物电耦合到横向沟道区域，所述高迁移率半导体间隔物可以基本上未掺杂（即，内在的）。 例如，如果给定横向栅极尺寸的有效沟道长度增加，则给定关态泄漏的晶体管覆盖区可以减小，或者可以降低给定晶体管覆盖区的关闭状态源/漏区泄漏。

公开(公告)号：KR20180020288A

公开(公告)日：2018-02-27

申请号：KR20187002245

申请日：2015-06-26

Applicant: INTEL CORP

Inventor： RACHMADY WILLY ,  METZ MATTHEW V ,  DEWEY GILBERT ,  MOHAPATRA CHANDRA S ,  KAVALIEROS JACK T ,  MURTHY ANAND S ,  GHANI TAHIR ,  RAHHAL ORABI NADIA M ,  GARDNER SANAZ K

IPC: H01L29/778 ,  H01L29/06 ,  H01L29/66 ,  H01L29/78

CPC classification number: H01L29/785 ,  H01L29/0673 ,  H01L29/66795

Abstract: 기판위의서브-핀구조체로부터연장하는상승된핀 구조체를포함하는결정질헤테로구조체들. III-V 트랜지스터들과같은디바이스들은상승된핀 구조체들상에형성될수 있으면서실리콘-기반디바이스들(예를들어, 트랜지스터들)은실리콘기판의다른영역들내에형성될수 있다. 핀구조체의트랜지스터채널영역에국한되는(localized) 서브-핀격리재료는서브-핀을통하는소스-대-드레인누설을감소시켜서, 핀구조체의소스단부와드레인단부사이의전기적격리를개선시킬수 있다. 핀구조체를헤테로에피텍셜방식으로형성하는것에후속하여, 서브-핀의일부분이핀을언더컷하도록측방으로에칭될수 있다. 언더컷은서브-핀격리재료로다시채워진다. 게이트스택은핀 위에형성된다. 서브-핀격리재료의형성은자체-정렬된게이트스택대체프로세스내에통합될수 있다.

Abstract translation: 包括从衬底上的子引脚结构延伸的升高的pin结构的结晶异质结构。 诸如III-V族晶体管的器件可以形成在凸起的引脚结构上，而硅基器件（例如晶体管）可以形成在硅衬底的不同区域中。 局部化到鳍结构的晶体管沟道区的子引脚隔离材料可减少通过子引脚的源漏泄漏，由此改善鳍结构的源端和漏端之间的电隔离。 在以异质外延方式形成鳍结构之后，可以横向刻蚀部分子鳍以底切鳍。 底切使用子引脚隔离材料重新填充。 栅极堆叠形成在鳍片上。 子引脚绝缘材料的形成可以集成到自对准栅极叠层替换工艺中。

公开(公告)号：KR20180019075A

公开(公告)日：2018-02-23

申请号：KR20177033339

申请日：2015-06-23

Applicant: INTEL CORP

Inventor： MOHAPATRA CHANDRA S ,  MURTHY ANAND S ,  GLASS GLENN A ,  GHANI TAHIR ,  RACHMADY WILLY ,  KAVALIEROS JACK T ,  DEWEY GILBERT ,  METZ MATTHEW V ,  KENNEL HAROLD W

IPC: H01L29/78 ,  H01L29/10 ,  H01L29/12 ,  H01L29/66 ,  H01L29/775

CPC classification number: H01L29/785 ,  H01L29/1054 ,  H01L29/125 ,  H01L29/66795 ,  H01L29/775

Abstract: 알루미늄-포함층에의해서브-핀으로부터전기적으로격리되는인듐-리치채널영역을가지는높은이동도 NMOS 핀-기반트랜지스터들을형성하기위한기법들이개시된다. 알루미늄알루미늄-포함층은인듐-리치채널영역을포함하는인듐-포함층내에제공될수 있거나, 또는인듐-포함층과서브-핀사이에제공될수 있다. 인듐-포함층의인듐농도는알루미늄-포함장벽층근처의인듐-푸어농도로부터인듐-리치채널층에서의인듐-리치농도까지등급화될수 있다. 일부예시적인실시예들에따르면, 인듐-리치채널층은핀의최상부에있거나또는그렇지않은경우핀의최상부에근접한다. 등급화는의도적일수 있고, 그리고/또는인듐-리치채널층과알루미늄-포함장벽층의인터페이스에서의원자들의재조직의효과로인한것일수 있다. 다수의변형들및 실시예들이이 개시내용의견지에서인지될것이다.

Abstract translation: 公开了用于形成具有富铟沟道区的高迁移率NMOS基于管脚的晶体管的技术，所述富铟沟道区通过含铝层与子引脚电隔离。 铝的含铝层是铟可以含销层之间设置或可以在提供，或富铟层含铟包括沟道区和所述子。 在含铟层的铟浓度是富铝浓度可以分级到富沟道层铟eseoui从靠近含有阻挡层的铟浓度倾倒铟。 根据一些示例性实施例，富铟沟道层位于销的顶部，或者靠近销的顶部。 分级可以有意天，和/或铟可以是由于界面的重组的效果包括阻挡层的eseoui原子，富含天沟道层和所述铝的数量。 鉴于本公开，将认识到许多变化和实施例。

公开(公告)号：WO2012087581A3

公开(公告)日：2012-09-07

申请号：PCT/US2011063813

申请日：2011-12-07

Applicant: INTEL CORP ,  MURTHY ANAND S ,  GLASS GLENN A ,  GHANI TAHIR ,  PILLARISETTY RAVI ,  MUKHERJEE NILOY ,  KAVALIEROS JACK T ,  KOTLYAR ROZA ,  RACHMADY WILLY ,  LIU MARK Y

Inventor： MURTHY ANAND S ,  GLASS GLENN A ,  GHANI TAHIR ,  PILLARISETTY RAVI ,  MUKHERJEE NILOY ,  KAVALIEROS JACK T ,  KOTLYAR ROZA ,  RACHMADY WILLY ,  LIU MARK Y

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0676 ,  H01L21/02532 ,  H01L21/28512 ,  H01L21/28525 ,  H01L21/3215 ,  H01L21/76831 ,  H01L23/535 ,  H01L27/092 ,  H01L27/0924 ,  H01L29/0615 ,  H01L29/0847 ,  H01L29/086 ,  H01L29/165 ,  H01L29/167 ,  H01L29/36 ,  H01L29/41791 ,  H01L29/42392 ,  H01L29/45 ,  H01L29/456 ,  H01L29/4966 ,  H01L29/66477 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/66681 ,  H01L29/66931 ,  H01L29/7785 ,  H01L29/78 ,  H01L29/7816 ,  H01L29/7833 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/7851

Abstract: Techniques are disclosed for forming transistor devices having source and drain regions with high concentrations of boron doped germanium. In some embodiments, an in situ boron doped germanium, or alternatively, boron doped silicon germanium capped with a heavily boron doped germanium layer, are provided using selective epitaxial deposition in the source and drain regions and their corresponding tip regions. In some such cases, germanium concentration can be, for example, in excess of 50 atomic % and up to 100 atomic %, and the boron concentration can be, for instance, in excess of 1E20 cm-3. A buffer providing graded germanium and/or boron concentrations can be used to better interface disparate layers. The concentration of boron doped in the germanium at the epi-metal interface effectively lowers parasitic resistance without degrading tip abruptness. The techniques can be embodied, for instance, in planar or non-planar transistor devices.

Abstract translation: 公开了用于形成具有高浓度硼掺杂锗的源区和漏区的晶体管器件的技术。 在一些实施例中，使用选择性外延沉积在源极和漏极区域及其相应的尖端区域中提供原位硼掺杂的锗或替代地掺杂有重硼掺杂的锗层的硼掺杂硅锗。 在一些这样的情况下，锗浓度可以例如超过50原子％并且高达100原子％，并且硼浓度可以例如超过1E20cm-3。 提供分级锗和/或硼浓度的缓冲液可用于更好地连接不同层。 在外延金属界面处掺杂在锗中的硼的浓度有效地降低了寄生电阻而不降低尖端陡峭性。 该技术可以例如在平面或非平面晶体管器件中体现。

公开(公告)号：WO2008094287A3

公开(公告)日：2008-12-04

申请号：PCT/US2007072424

申请日：2007-06-28

Applicant: INTEL CORP ,  DATTA SUMAN ,  RAMANATHAN SHRIRAM ,  KAVALIEROS JACK T ,  BRASK JUSTIN K ,  BARNETT BRANDON

Inventor： DATTA SUMAN ,  RAMANATHAN SHRIRAM ,  KAVALIEROS JACK T ,  BRASK JUSTIN K ,  BARNETT BRANDON

IPC: H01L21/20 ,  H01L21/336

CPC classification number: G01N27/4145 ,  G01N27/4146 ,  Y10T436/143333

Abstract: The embodiments of the invention relate to a device having a first substrate comprising a transistor; a second substrate; an insulating layer in between and adjoining the first and second substrates; and an opening within the second substrate, the opening being aligned with the transistor; wherein the transistor is configured to detect an electrical charge change within the opening. Other embodiments relate to a method including providing a substrate comprising a first part, a second part, and an insulating layer in between and adjoining the first and second parts; fabricating a transistor on the first part; and fabricating an opening within the second part, the opening being aligned with the transistor; wherein the transistor is configured to detect an electrical charge change within the opening.

Abstract translation: 本发明的实施例涉及具有包括晶体管的第一衬底的器件; 第二基板; 位于第一和第二基板之间并邻接第一和第二基板的绝缘层; 以及在所述第二基板内的开口，所述开口与所述晶体管对准; 其中所述晶体管被配置为检测所述开口内的电荷变化。 其他实施例涉及一种方法，包括提供包括第一部分，第二部分和绝缘层的基板，并且邻近第一和第二部分; 在第一部分制造晶体管; 以及在所述第二部分内制造开口，所述开口与所述晶体管对准; 其中所述晶体管被配置为检测所述开口内的电荷变化。

公开(公告)号：WO2011087606A3

公开(公告)日：2011-10-20

申请号：PCT/US2010058683

申请日：2010-12-02

Applicant: INTEL CORP ,  PILLARISETTY RAVI ,  KAVALIEROS JACK T ,  CHU-KUNG BENJAMIN ,  RACHMADY WILLY ,  HUDAIT MANTU K ,  MUKHERJEE NILOY ,  RADOSAVLJEVIC MARKO ,  CHAU ROBERT S

Inventor： PILLARISETTY RAVI ,  KAVALIEROS JACK T ,  CHU-KUNG BENJAMIN ,  RACHMADY WILLY ,  HUDAIT MANTU K ,  MUKHERJEE NILOY ,  RADOSAVLJEVIC MARKO ,  CHAU ROBERT S

IPC: H01L29/772 ,  H01L21/335

CPC classification number: H01L29/7784 ,  H01L29/151 ,  H01L29/155 ,  H01L29/201 ,  H01L29/205 ,  H01L29/401 ,  H01L29/41725 ,  H01L29/41775 ,  H01L29/42316 ,  H01L29/4236 ,  H01L29/517 ,  H01L29/66462 ,  H01L29/775 ,  H01L29/7783 ,  H01L29/78

Abstract: Techniques are disclosed for providing a low resistance self-aligned contacts to devices formed in a semiconductor heterostructure. The techniques can be used, for example, for forming contacts to the gate, source and drain regions of a quantum well transistor fabricated in III-V and SiGe/Ge material systems. Unlike conventional contact process flows which result in a relatively large space between the source/drain contacts to gate, the resulting source and drain contacts provided by the techniques described herein are self-aligned, in that each contact is aligned to the gate electrode and isolated therefrom via spacer material.

Abstract translation: 公开了用于向在半导体异质结构中形成的器件提供低电阻自对准接触的技术。 例如，该技术可用于形成在III-V和SiGe / Ge材料系统中制造的量子阱晶体管的栅极，源极和漏极区的接触。 与导致源极/漏极触点与栅极之间的相对较大空间的常规接触工艺流程不同，由本文描述的技术提供的所得源极触点和漏极触点是自对准的，因为每个触点与栅极电极对齐并且被隔离 由此通过间隔材料。

公开(公告)号：WO2009032581A2

公开(公告)日：2009-03-12

申请号：PCT/US2008074173

申请日：2008-08-25

Applicant: INTEL CORP ,  HUDAIT MANTU K ,  DATTA SUMAN ,  KAVALIEROS JACK T ,  TOLCHINSKY PETER G

Inventor： HUDAIT MANTU K ,  DATTA SUMAN ,  KAVALIEROS JACK T ,  TOLCHINSKY PETER G

IPC: H01L29/772 ,  H01L29/78

CPC classification number: H01L29/7782 ,  H01L21/02381 ,  H01L21/02433 ,  H01L21/02463 ,  H01L21/02505 ,  H01L21/02546 ,  H01L21/02573 ,  H01L21/0262 ,  H01L29/267 ,  H01L29/66431

Abstract: The present disclosure provides an apparatus and method for implementing a high hole mobility p-channel Germanium ("Ge") transistor structure on a Silicon ("Si") substrate. One exemplary apparatus may include a buffer layer including a GaAs nucleation layer, a first GaAs buffer layer, and a second GaAs buffer layer. The exemplary apparatus may further include a bottom barrier on the second GaAs buffer layer and having a band gap greater than 1.1 eV, a Ge active channel layer on the bottom barrier and having a valence band offset relative to the bottom barrier that is greater than 0.3 eV, and an AlAs top barrier on the Ge active channel layer wherein the AlAs top barrier has a band gap greater than 1.1 eV. Of course, many alternatives, variations and modifications are possible without departing from this embodiment.

Abstract translation: 本公开提供了用于在硅（“Si”）衬底上实现高空穴迁移率p沟道锗（“Ge”）晶体管结构的装置和方法。 一个示例性装置可以包括包含GaAs成核层，第一GaAs缓冲层和第二GaAs缓冲层的缓冲层。 示例性装置可以进一步包括在第二GaAs缓冲层上的底部势垒，其具有大于1.1eV的带隙，底部势垒上的Ge有源沟道层并且相对于底部势垒具有大于0.3的价带偏移 eV，以及Ge有源沟道层上的AlAs顶部势垒，其中AlAs顶部势垒具有大于1.1eV的带隙。 当然，在不脱离本实施例的情况下，可以有许多替换，变化和修改。

公开(公告)号：WO2012040075A3

公开(公告)日：2012-06-07

申请号：PCT/US2011052084

申请日：2011-09-19

Applicant: INTEL CORP ,  CEA STEPHEN M ,  KOTLYAR ROZA ,  KAVALIEROS JACK T ,  GILES MARTIN D ,  GHANI TAHIR ,  KUHN KELIN J ,  KUHN MARKUS ,  ZELICK NANCY M

Inventor： CEA STEPHEN M ,  KOTLYAR ROZA ,  KAVALIEROS JACK T ,  GILES MARTIN D ,  GHANI TAHIR ,  KUHN KELIN J ,  KUHN MARKUS ,  ZELICK NANCY M

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7848 ,  H01L29/1054 ,  H01L29/66795 ,  H01L29/7849 ,  H01L29/785

Abstract: A method and a device made according to the method. The method comprises providing a substrate including a first material, and providing a fin including a second material, the fin being disposed on the substrate and having a device active portion, the first material and the second material presenting a lattice mismatch between respective crystalline structures thereof. Providing the fin includes providing a biaxially strained film including the second material on the substrate; and removing parts of the biaxially strained film to form a substantially uniaxially strained fin therefrom.

Abstract translation: 根据该方法制造的方法和装置。 该方法包括提供包括第一材料的基底，并且提供包括第二材料的翅片，所述翅片设置在所述基底上并且具有器件活性部分，所述第一材料和所述第二材料在其各自的结晶结构之间呈现晶格失配 。 提供散热片包括在基板上提供包括第二材料的双轴应变膜; 并除去双轴应变膜的部分以形成基本上单轴应变的翅片。

公开(公告)号：WO2011087610A3

公开(公告)日：2011-10-20

申请号：PCT/US2010058784

申请日：2010-12-02

Applicant: INTEL CORP ,  KAVALIEROS JACK T ,  RACHMADY WILLY ,  MUKHERJEE NILOY ,  RADOSAVLJEVIC MARKO ,  GOE NITI ,  LEE YONG JU ,  MAJHI PRASHANT ,  TSAI WILMAN ,  DEWEY GILBERT

Inventor： KAVALIEROS JACK T ,  RACHMADY WILLY ,  MUKHERJEE NILOY ,  RADOSAVLJEVIC MARKO ,  GOE NITI ,  LEE YONG JU ,  MAJHI PRASHANT ,  TSAI WILMAN ,  DEWEY GILBERT

IPC: H01L29/778 ,  H01L21/335

CPC classification number: H01L29/7786 ,  H01L21/2256 ,  H01L29/20 ,  H01L29/42316 ,  H01L29/47 ,  H01L29/66431 ,  H01L29/66462 ,  H01L29/7787

Abstract: Conductivity improvements in III-V semiconductor devices are described. A first improvement includes a barrier layer that is not coextensively planar with a channel layer. A second improvement includes an anneal of a metal/Si, Ge or SiliconGermanium/III-V stack to form a metal-Silicon, metal-Germanium or metal-SiliconGermanium layer over a Si and/or Germanium doped III-V layer. Then, removing the metal layer and forming a source/drain electrode on the metal-Silicon, metal-Germanium or metal-SiliconGermanium layer. A third improvement includes forming a layer of a Group IV and/or Group VI element over a III-V channel layer, and, annealing to dope the III-V channel layer with Group IV and/or Group VI species. A fourth improvement includes a passivation and/or dipole layer formed over an access region of a III-V device.

Abstract translation: 描述了III-V半导体器件的导电性改进。 第一种改进包括与沟道层不共面的平面的阻挡层。 第二个改进包括金属/ Si，Ge或硅锗/ III-V堆叠的退火以在Si和/或锗掺杂的III-V层上形成金属硅，金属锗或金属硅锗层。 然后，去除金属层并在金属硅，金属锗或金属硅锗层上形成源极/漏极。 第三种改进包括在III-V沟道层上形成IV族和/或VI族元素层，并退火以III-V族沟道层掺杂IV族和/或VI族物质。 第四种改进包括形成在III-V器件的接入区域上方的钝化层和/或偶极子层。