公开(公告)号：FR3050739B1

公开(公告)日：2018-06-01

申请号：FR1653940

申请日：2016-05-02

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BOIVIN PHILIPPE

IPC: C23C16/44 ,  H01L29/06

公开(公告)号：FR3000842A1

公开(公告)日：2014-07-11

申请号：FR1350133

申请日：2013-01-08

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BOIVIN PHILIPPE ,  LA ROSA FRANCESCO ,  DELALLEAU JULIEN

IPC: H01L29/732 ,  G11C11/21

Abstract: L'invention concerne un circuit intégré comprenant un transistor (T1) comprenant des première et seconde bornes de conduction et une borne de commande. Le circuit intégré comprend en outre une pile composée d'une première couche diélectrique (13), d'une couche conductrice (14) et d'une seconde couche diélectrique (15), la première borne de conduction comprenant une première région de semi-conducteur (R1) formée dans la première couche diélectrique (13), la borne de commande comprenant une seconde région de semi-conducteur (R2) formée dans la couche conductrice (14), et la seconde borne de conduction comprenant une troisième région de semi-conducteur (R3) formée dans la seconde couche diélectrique (15).

公开(公告)号：FR2987696A1

公开(公告)日：2013-09-06

申请号：FR1251969

申请日：2012-03-05

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  PIZZUTO OLIVIER ,  NIEL STEPHAN ,  BOIVIN PHILIPPE ,  FORNARA PASCAL ,  LOPEZ LAURENT ,  REGNIER ARNAUD

IPC: H01L21/8239

Abstract: L'invention concerne un procédé de lecture et d'écriture de cellules mémoire (C31, C32) comprenant chacune un transistor à accumulation de charges (FGT31, FGT32) et un transistor de sélection (ST31,ST32), comprenant les étapes consistant à : appliquer une tension de sélection (SV) à une grille (SGC) du transistor de sélection (ST31) d'une cellule mémoire, appliquer une tension de lecture (Vread) à une grille de contrôle (CG) du transistor à accumulation de charges (FGT31) de la cellule mémoire, appliquer la tension de sélection (SV) à une grille (SGC) du transistor de sélection (ST32) d'une seconde cellule mémoire (C32) connectée à la même ligne de bit (BL), et appliquer une tension d'inhibition (Vinh) à une grille de contrôle (CG) du transistor à accumulation de charges (FGT32) de la seconde cellule mémoire, pour maintenir le transistor dans un état bloqué.

公开(公告)号：FR3122943A1

公开(公告)日：2022-11-18

申请号：FR2104996

申请日：2021-05-11

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANÇOIS ,  SIMOLA ROBERTO ,  BOIVIN PHILIPPE

IPC: G11C11/04

Abstract: Le circuit intégré de mémoire non-volatile du type électriquement effaçable et programmable comporte des cellules mémoires (CEL), chaque cellule mémoire (CEL) ayant un transistor d’état (TE) comportant une structure de grilles (SG) comprenant une grille de commande (CG) et une grille flottante (FG) disposée sur une face d’un caisson semiconducteur (PW), ainsi qu’une région de source et une région de drain dans le caisson semiconducteur (PW). La région de drain comporte une première région d’implant capacitif (103) positionnée majoritairement sous la structure de grilles (SG) et une région faiblement dopée (LDD) positionnée majoritairement à l’extérieur de la structure de grilles (SG). La région de source comporte une deuxième région d’implant capacitif (105) positionnée majoritairement à l’extérieur de la structure de grilles (SG), la région de source ne comportant pas de région faiblement dopée. Figure pour l’abrégé : Fig 2

公开(公告)号：FR3115931A1

公开(公告)日：2022-05-06

申请号：FR2011088

申请日：2020-10-29

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BOIVIN PHILIPPE

IPC: H01L45/00

Abstract: Mémoire à changement de phase La présente description concerne un dispositif comprenant des cellules mémoire à changement de phase, chaque cellule mémoire (10) comprenant un premier élément résistif (24) en contact latéral avec un deuxième élément (26) en un matériau à changement de phase. Figure pour l'abrégé : Fig. 1A

公开(公告)号：FR3066310A1

公开(公告)日：2018-11-16

申请号：FR1754198

申请日：2017-05-12

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BOIVIN PHILIPPE ,  JEANNOT SIMON ,  WEBER OLIVIER

IPC: G11C11/40

Abstract: L'invention concerne une cellule mémoire comprenant un point mémoire (20, 21) de type RAM résistive et un transistor de sélection (22, 23), dans laquelle le point mémoire est disposé sur un flanc du transistor de sélection.

公开(公告)号：FR3056010A1

公开(公告)日：2018-03-16

申请号：FR1658405

申请日：2016-09-09

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BOIVIN PHILIPPE ,  FAGOT JEAN-JACQUES

IPC: G11C5/00 ,  H01L21/335

Abstract: Un transistor MOS à deux grilles verticales (TS) comporte une zone d'un substrat semiconducteur (ZS) ayant un premier type de conductivité séparée du reste du substrat (SUB) par deux premières tranchées parallèles (GT1, GT2) s'étendant dans une première direction (X), une région isolée de grille (G12, G21) reposant sur chaque flanc de la zone de substrat (ZS) et sur une partie du fond de la tranchée correspondante et formant les deux grilles verticales, au moins une région de connexion de grille reliant électriquement les deux grilles verticales (G12, G21), une première région enterrée (CTR) située sous la zone de substrat (ZS) ayant un deuxième type de conductivité et formant une première électrode de conduction du transistor et une deuxième région (DP) ayant le deuxième type de conductivité, située au voisinage de la surface de la zone de substrat (ZS) et formant une deuxième électrode de conduction du transistor (TS).

公开(公告)号：FR2997791A1

公开(公告)日：2014-05-09

申请号：FR1260574

申请日：2012-11-08

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BOIVIN PHILIPPE

IPC: H01L21/764 ,  H01L21/822 ,  H01L21/8247

Abstract: Procédé de fabrication d'au moins une cellule d'un composant semiconducteur comprenant une étape de positionnement d'une première couche conductrice (13) de type polysilicium sur un substrat (11), au-dessus d'une couche isolante (12) de type oxyde, caractérisé en ce qu'il comprend une étape comprenant la réalisation d'au moins une tranchée (23) au sein de la première couche conductrice (13) pour former deux parties conductrices (13a, 13b) distinctes non reliées électriquement destinées à former deux grilles de transistor de respectivement deux cellules jumelles distinctes.

公开(公告)号：FR2978293B1

公开(公告)日：2014-04-11

申请号：FR1156605

申请日：2011-07-21

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BOIVIN PHILIPPE

IPC: H01L21/335 ,  G11C16/02 ,  H01L21/8247

公开(公告)号：FR2978244A1

公开(公告)日：2013-01-25

申请号：FR1156607

申请日：2011-07-21

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： CASTELLAN JULIA ,  BOIVIN PHILIPPE

IPC: G01J1/42 ,  G01J1/02

Abstract: Procédé de mesure d'un rayonnement de photons énergétiques, comme des ultraviolets, sur une certaine surface, caractérisé en ce qu'il comprend les étapes suivantes : - Programmation d'au moins un transistor, consistant à lui transmettre une charge électrique ; - Mesure d'une grandeur électrique du au moins un transistor recevant un rayonnement de photons énergétiques ; - Estimation à partir de cette grandeur électrique mesurée de la quantité de rayonnement reçue.