公开(公告)号：FR2935196B1

公开(公告)日：2011-03-18

申请号：FR0855614

申请日：2008-08-19

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： NIEL STEPHAN ,  MIRABEL JEAN MICHEL

IPC: H01L23/52 ,  H01L21/8246

Abstract: L'invention concerne un circuit intégré (40) comprenant une couche isolante (18) ayant des première et deuxième faces (19, 20) opposées. Le circuit comprend, dans une première zone, des premières portions conductrices (42) d'un premier matériau conducteur, situées dans la couche isolante, affleurant à la première face (20) et se prolongeant par des premiers vias (41) du premier matériau conducteur, de plus petite section et reliant les premières portions conductrices (42) à la deuxième face (19). Il comprend, en outre, dans une seconde zone, des secondes portions conductrices (25) d'un second matériau conducteur différent du premier matériau conducteur et disposées sur la première face et des deuxièmes vias (23) du premier matériau conducteur, au contact des secondes portions conductrices et s'étendant de la première face à la deuxième face.

公开(公告)号：FR3076660B1

公开(公告)日：2020-02-07

申请号：FR1850157

申请日：2018-01-09

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： MARZAKI ABDERREZAK ,  REGNIER ARNAUD ,  NIEL STEPHAN

IPC: H01L27/07 ,  H01L21/822 ,  H01L23/66

Abstract: Le dispositif (300) de cellule capacitive de remplissage comporte une première région semiconductrice (NW) ; une région isolante (STI) délimitant une zone utile (ACT) de la première région semiconductrice (NW) ; au moins une tranchée (30) située dans ladite zone utile (ACT) et s'étendant jusque dans la région isolante (STI), la tranchée (30) possédant une portion centrale (31) électriquement conductrice enveloppée dans une enveloppe isolante (32) ; une région de couverture (35) recouvrant au moins une première partie de ladite tranchée (30), la première partie de ladite tranchée étant la partie située dans ladite zone utile (ACT), et comportant une couche diélectrique (37) au contact de ladite tranchée ; une couche de siliciure de métal (38) localisée au moins sur la portion centrale d'une deuxième partie de ladite tranchée (30), la deuxième partie de ladite tranchée étant une partie non recouverte par la région de couverture (35).

公开(公告)号：FR3059458A1

公开(公告)日：2018-06-01

申请号：FR1661500

申请日：2016-11-25

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD

IPC: G11C16/04 ,  H01L27/115

Abstract: Chaque cellule-mémoire est du type à piégeage de charges dans une interface diélectrique et comprend un transistor d'état (T) sélectionnable par un transistor de sélection vertical enterré dans un substrat et comportant une grille de sélection enterrée. Les colonnes de cellules-mémoires comportent des paires de cellules-mémoires jumelles, les deux transistors de sélection d'une paire de cellules-mémoires jumelles ayant une grille de sélection commune, les deux transistors d'état d'une paire de cellules-mémoires jumelles ayant une grille de commande commune. Le dispositif comprend en outre, pour chaque paire de cellules-mémoires jumelles (Ci,j ;Ci-1,j) une région diélectrique (RDi-1,j) située entre la grille de commande (CGi,i- 1) et le substrat et chevauchant ladite grille de sélection commune (CSGi,i-1 ) de façon à former de part et d'autre de la grille de sélection les deux interfaces diélectriques de piégeage de charges (IDi,j ;IDi-1,j) respectivement dédiées aux deux cellules-mémoires jumelles.

公开(公告)号：FR3012673B1

公开(公告)日：2017-04-14

申请号：FR1360743

申请日：2013-10-31

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD ,  DELALLEAU JULIEN

IPC: H01L27/115 ,  G11C11/21 ,  H01L29/788

Abstract: L'invention concerne une mémoire comprenant au moins une ligne de mot (WLi) comprenant une rangée de cellules mémoire à grille divisée (C ) comprenant chacune une section de transistor de sélection comportant une grille de sélection (SG) et une section de transistor à grille flottante comportant une grille flottante (FG) et une grille de contrôle (CG). Selon l'invention, la mémoire comprend un plan de source (SP) commun aux cellules mémoire de la ligne de mot, pour collecter des courants de programmation (Ip) traversant des cellules mémoire lors de leur programmation, et les sections de transistor de sélection des cellules mémoire sont connectées au plan de source (SP). Un circuit de contrôle de courant de programmation (PCCT) est configuré pour contrôler le courant de programmation (Ip) traversant les cellules mémoire en agissant sur une tension de sélection (VS) appliquée à une ligne de sélection (SL).

公开(公告)号：FR3025649A1

公开(公告)日：2016-03-11

申请号：FR1458431

申请日：2014-09-09

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD

IPC: G11C16/02 ,  H01L29/788

Abstract: L'invention concerne un procédé de commande d'une mémoire comprenant des cellules mémoire jumelles (C11, C12) formées dans un substrat semi-conducteur (PW), chaque cellule mémoire comprenant un transistor à grille flottante (FGT) comportant une grille de contrôle d'état (CG), en série avec un transistor de sélection (ST) comportant une grille de contrôle de sélection (SGC) verticale, commune aux deux cellules mémoire, et une source connectée à une ligne de source (n0) enterrée, commune aux cellules mémoire, les drains des transistors à grille flottante d'une paire de cellules mémoire jumelles étant connectés à une même ligne de bit (BL), le procédé comprenant une étape de commande d'une cellule mémoire de manière à la rendre passante pour relier la ligne de source à une ligne de bit (BL, MBL, PBL) reliée à la masse, pendant une étape de programmation ou de lecture d'une autre cellule mémoire.

公开(公告)号：FR3017746A1

公开(公告)日：2015-08-21

申请号：FR1451297

申请日：2014-02-18

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： MANTELLI MARC ,  NIEL STEPHAN ,  REGNIER ARNAUD ,  LA ROSA FRANCESCO ,  DELALLEAU JULIEN

IPC: H01L27/115 ,  H01L29/788

公开(公告)号：FR2987696B1

公开(公告)日：2014-11-21

申请号：FR1251969

申请日：2012-03-05

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  PIZZUTO OLIVIER ,  NIEL STEPHAN ,  BOIVIN PHILIPPE ,  FORNARA PASCAL ,  LOPEZ LAURENT ,  REGNIER ARNAUD

IPC: H01L21/8239

公开(公告)号：FR3000838A1

公开(公告)日：2014-07-11

申请号：FR1350097

申请日：2013-01-07

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD ,  DALLE-HOUILLIEZ HELENE

IPC: H01L21/3205 ,  H01L21/3215 ,  H01L21/8242

Abstract: L'invention concerne un procédé de fabrication dans un substrat semi-conducteur (WF, PW) de transistors à grille verticale (ST31, ST32), comprenant les étapes d'implantation dans la profondeur du substrat d'une couche d'isolation dopée (NISO), pour former une région de source des transistors, réaliser dans le substrat des premières tranchées d'isolation (STI) parallèles, et des secondes tranchées (11) perpendiculaires aux premières tranchées, atteignant la couche d'isolation et isolées du substrat par une première couche d'isolation (18), déposer une première couche conductrice (19) sur la surface du substrat et dans les secondes tranchées, graver la première couche conductrice pour former des grilles verticales (SGC) de transistors dans les secondes tranchées, et des plages de connexion (23) de grille verticale entre l'extrémité des secondes tranchées et un bord du substrat, en conservant une zone de continuité (25) dans la première couche conductrice entre chaque plage de connexion et une seconde tranchée, et implanter des régions dopées (n2) de chaque côté des secondes tranchées, pour former des régions de drain des transistors.

公开(公告)号：FR2996680A1

公开(公告)日：2014-04-11

申请号：FR1259659

申请日：2012-10-10

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD ,  GOASDUFF YOANN

IPC: H01L21/8239

Abstract: L'invention concerne un procédé de fabrication sur un substrat semi-conducteur (WF, PW) d'une mémoire non volatile (MEM1), comprenant les étapes d'implantation dans la profondeur du substrat d'une première région dopée (NISO) formant une région de source de transistors de sélection (ST31, ST32), formation dans le substrat (PW), d'une grille enterrée (SGC) comprenant des parties profondes (G1) s'étendant entre une face supérieure du substrat et la première région dopée, implantation entre deux parties profondes adjacentes de la grille enterrée, d'une seconde région dopée (n4) formant une région de drain commune de transistors de sélection communs d'une paire de cellules mémoire, les transistors de sélection de la paire de cellules mémoire présentant ainsi des régions de canal s'étendant entre la première région dopée et la seconde région dopée, le long de faces en regard des deux parties profondes adjacentes de grille enterrée, et implantation le long de bords supérieurs opposés de la grille enterrée, de troisièmes régions dopées formant des régions de source de transistors à accumulation de charge.

公开(公告)号：FR2987697A1

公开(公告)日：2013-09-06

申请号：FR1251968

申请日：2012-03-05

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  PIZZUTO OLIVIER ,  NIEL STEPHAN ,  BOIVIN PHILIPPE ,  FORNARA PASCAL ,  LOPEZ LAURENT ,  REGNIER ARNAUD

IPC: H01L21/8246 ,  H01L23/12 ,  H01L27/112

Abstract: L'invention concerne un procédé de fabrication d'une mémoire non volatile comprenant au moins deux cellules mémoire (C31, C32) comportant chacune un transistor à accumulation de charges (FGT31, FGT32) en série avec un transistor de sélection (ST31, ST32), comprenant les étapes consistant à réaliser une grille enterrée (SGC) dans le substrat; implanter, le long d'un premier bord supérieur de la grille enterrée (SGC), une première région dopée (n2) formant une région de drain du transistor de sélection (ST31) d'une première cellule mémoire, et, le long d'un second bord supérieur de la grille enterrée, une seconde région dopée (n2) formant une région de drain du transistor de sélection (ST32) d'une seconde cellule mémoire (C32), et une étape consistant à implanter une troisième région dopée (NISO) s'étendant le long de deux bords inférieurs de la grille enterrée et formant une région de source (S) des transistors de sélection.