公开(公告)号：FR3066871A1

公开(公告)日：2018-11-30

申请号：FR1754607

申请日：2017-05-24

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： SARAFIANOS ALEXANDRE ,  ORDAS THOMAS

IPC: H04L9/06 ,  G06F21/55

Abstract: L'invention concerne un dispositif de détection de fautes comprenant un registre à décalage (2) adapté à décaler, au rythme d'une horloge, un signal binaire alternant entre deux niveaux logiques, dans des cellules successives du registre à décalage ; et un premier circuit logique (4) adapté à comparer des valeurs contenues dans au moins un couple de cellules du registre (2).

公开(公告)号：FR2976722A1

公开(公告)日：2012-12-21

申请号：FR1155343

申请日：2011-06-17

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LISART MATHIEU ,  SARAFIANOS ALEXANDRE ,  GAGLIANO OLIVIER ,  MANTELLI MARC

IPC: H01L23/58 ,  G06F21/02 ,  G06K19/073

Abstract: L'invention concerne une puce de circuit intégré comprenant : une pluralité de caissons (5, 7) parallèles de types de conductivité alternés formés dans la partie supérieure d'un substrat semiconducteur (3) d'un premier type de conductivité (P) ; dans chaque caisson (7) du premier type (P), une pluralité de transistors MOS (13) à canal du second type de conductivité (N), et dans chaque caisson (5) du second type (N), une pluralité de transistors MOS (9) à canal du premier type (P), des transistors de caissons voisins étant reliés en inverseurs (19) ; et un dispositif de protection contre des attaques, comprenant : une couche (23) du second type (N) s'étendant sous ladite pluralité de caissons (5, 7), depuis la face inférieure desdits caissons ; et des régions d'isolation latérale (25) entre les caissons, lesdites régions (25) s'étendant depuis la face supérieure des caissons jusqu'à ladite couche (23).

公开(公告)号：FR3070092A1

公开(公告)日：2019-02-15

申请号：FR1757674

申请日：2017-08-11

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： FRONTE DANIELE ,  LIARDET PIERRE-YVAN ,  SARAFIANOS ALEXANDRE

IPC: H01L23/58

Abstract: L'invention concerne un circuit de protection d'un circuit intégré contre des attaques par injection de faute, comportant un élément (4) à diélectrique à destruction en court-circuit , connecté entre deux bornes (12, 14) destinées à recevoir une tension d'alimentation (Vcc) du circuit intégré.

公开(公告)号：FR3061580A1

公开(公告)日：2018-07-06

申请号：FR1750027

申请日：2017-01-03

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： SARAFIANOS ALEXANDRE ,  ORDAS THOMAS ,  LINGE YANIS ,  FORT JIMMY

IPC: G06F21/81

Abstract: Dispositif électronique (CI) comprenant au moins un circuit logique (CL) qui comporte une première borne (B1) destinée à recevoir une tension d'alimentation (Vdd), une deuxième borne (B2) destinée à recevoir une tension de référence (GND), et au moins une borne de sortie (S), la borne de sortie (S) étant configurée pour délivrer un signal pouvant être dans un état haut ou un état bas, au moins un circuit auxiliaire (AUX) couplé entre la première borne (B1) et la deuxième borne (B2) et configuré pour générer ou non de façon aléatoire un courant supplémentaire entre la première borne (B1) et la deuxième borne (B2) à chaque changement d'état du signal sur la borne de sortie (S).

公开(公告)号：FR3057087A1

公开(公告)日：2018-04-06

申请号：FR1659451

申请日：2016-09-30

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： CHAMPEIX CLEMENT ,  BORREL NICOLAS ,  SARAFIANOS ALEXANDRE

IPC: G06F21/70 ,  G06F21/60 ,  H01L23/58

Abstract: L'invention concerne une puce électronique, comprenant : un substrat semiconducteur (46) dopé d'un premier type de conductivité ; une couche enterrée (36) dopée d'un deuxième type de conductivité recouvrant le substrat ; un premier caisson (37) dopé du premier type de conductivité recouvrant la couche enterrée ; des circuits (10, 24, 32) séparés de la couche enterrée formés dans et sur le premier caisson et/ou dans et sur des deuxièmes caissons (12, 26, 16) formés dans le premier caisson ; et un détecteur du courant de polarisation (I) de la couche enterrée.

公开(公告)号：FR2986633B1

公开(公告)日：2014-09-05

申请号：FR1251151

申请日：2012-02-08

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： MARINET FABRICE ,  FORT JIMMY ,  SARAFIANOS ALEXANDRE ,  MERCIER JULIEN

IPC: G06F21/88

公开(公告)号：FR2998419A1

公开(公告)日：2014-05-23

申请号：FR1261066

申请日：2012-11-21

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： WUIDART SYLVIE ,  LISART MATHIEU ,  SARAFIANOS ALEXANDRE

IPC: H01L23/58 ,  G06F21/55 ,  G06K19/073 ,  H01L23/552

Abstract: L'invention concerne un circuit intégré (100) comprenant : un substrat semiconducteur (102) d'un premier type de conductivité ; une pluralité de régions (112, 110, 113) du premier type de conductivité s'étendant verticalement depuis la surface du substrat, chacune desdites régions étant délimitée latéralement sur toute sa périphérie par une région (106, 108) du second type de conductivité ; et un dispositif de détection d'une variation de la résistance du substrat entre chaque région du premier type de conductivité et une prise de polarisation du substrat à un potentiel de référence.

公开(公告)号：FR2986356B1

公开(公告)日：2014-02-28

申请号：FR1250787

申请日：2012-01-27

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LISART MATHIEU ,  SOUDE THIERRY ,  SARAFIANOS ALEXANDRE ,  LA ROSA FRANCESCO

IPC: H01L23/58 ,  G06K19/073

公开(公告)号：FR2986633A1

公开(公告)日：2013-08-09

申请号：FR1251151

申请日：2012-02-08

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： MARINET FABRICE ,  FORT JIMMY ,  SARAFIANOS ALEXANDRE ,  MERCIER JULIEN

IPC: G06F21/88

Abstract: L'invention concerne un dispositif de détection d'une attaque par laser dans une puce de circuit intégré formé dans la partie supérieure de type P d'un substrat semiconducteur (1) incorporant un transistor bipolaire NPN à couche enterrée de type N (3), comprenant un détecteur des variations du courant circulant entre la base (7, 11) dudit transistor bipolaire NPN et le substrat.

公开(公告)号：FR2976721A1

公开(公告)日：2012-12-21

申请号：FR1155342

申请日：2011-06-17

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LISART MATHIEU ,  SARAFIANOS ALEXANDRE

IPC: H01L23/58 ,  G06F21/06 ,  G06K19/073

Abstract: L'invention concerne une puce de circuit intégré comprenant une pluralité de caissons (5, 7) parallèles de types de conductivité alternés, formés dans la partie supérieure d'un substrat semiconducteur (3) d'un premier type de conductivité (P), et un dispositif de protection contre des attaques comprenant : entre les caissons, des tranchées (25) à parois isolées remplies d'un matériau conducteur (29), lesdites tranchées s'étendant depuis la face supérieure des caissons jusqu'au substrat (3) ; et un circuit (33) adapté à détecter une modification de la capacité parasite formée entre ledit matériau conducteur (29) et une région (3, 11, 15) de la puce.