公开(公告)号：FR2833783A1

公开(公告)日：2003-06-20

申请号：FR0116072

申请日：2001-12-13

Applicant: ST MICROELECTRONICS SA

Inventor： SCHOELLKOPF JEAN PIERRE ,  JACQUET FRANCOIS ,  ROCHE PHILIPPE

IPC: G11C11/412 ,  H01L27/11 ,  H03K3/037 ,  H03K19/08

Abstract: The integrated circuit has a first (C1) and second (C2) capacitor connected in series between a first and second node. A control wire (450) is connected to the common point between the two capacitors.

公开(公告)号：FR3003996A1

公开(公告)日：2014-10-03

申请号：FR1352849

申请日：2013-03-28

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS SA ,  ST MICROELECTRONICS CROLLES 2

Inventor： CLERC SYLVAIN ,  ABOUZEID FADY ,  GIRAUD BASTIEN ,  NOEL JEAN-PHILIPPE ,  ROCHE PHILIPPE ,  THONNART YVAIN

IPC: H01L21/00 ,  G06F1/04 ,  H03K5/19 ,  H03K19/003 ,  H03K19/08

Abstract: Procédé de commande d'un circuit intégré, comportant : -la fourniture (100) d'un circuit intégré comprenant : • une pluralité de cellules logiques, incluant chacune des premier et second transistors à effet de champ ; • une cellule d'arbre d'horloge, incluant des troisième et quatrième transistors à effet de champ ; -l'application (102) de première et seconde différences de potentiel électrique de grille arrière sur les, respectivement, premier et second transistors de mêmes cellules logiques ; -l'application (104) d'une troisième différence de potentiel électrique de grille arrière sur le troisième transistor, présentant une valeur supérieure à la première différence de potentiel appliquée au même moment, ou -l'application d'une quatrième différence de potentiel électrique de grille arrière sur le quatrième transistor, présentant une valeur supérieure à la seconde différence de potentiel appliquée au même moment.

公开(公告)号：FR2960720A1

公开(公告)日：2011-12-02

申请号：FR1054032

申请日：2010-05-25

Applicant: ST MICROELECTRONICS SA

Inventor： CLERC SYLVAIN ,  FIRMIN FABIAN ,  ROCHE PHILIPPE

IPC: H03K19/003

Abstract: Procédé de protection d'un bloc logique (A ) contre des radiations externes, ledit circuit électronique (A ) comportant au moins une sortie. On effectue au moins une duplication du circuit électronique (A ), la duplication étant une duplication au moins fonctionnelle du circuit électronique (A ), et on relie respectivement les sorties des circuit électronique (A , A ) à des entrées homologues d'éléments combinatoires ou séquentiels (21, 22) au moins fonctionnellement identiques, et on relie ensemble les sorties (S) homologues de tous les éléments combinatoires ou séquentiels (21, 22).

公开(公告)号：FR2905192A1

公开(公告)日：2008-02-29

申请号：FR0653444

申请日：2006-08-24

Applicant: ST MICROELECTRONICS SA

Inventor： GASIOT GILLES ,  JACQUET FRANCOIS ,  ROCHE PHILIPPE

IPC: G11C11/412

Abstract: L'invention concerne une cellule mémoire susceptible de mémoriser une information sous la forme d'un premier niveau logique et d'un deuxième niveau logique complémentaires l'un de l'autre, comprenant un premier moyen de stockage (MS1) et un deuxième moyen de stockage (MS2) aptes chacun à mémoriser le premier niveau logique et le deuxième niveau logique.Selon l'invention, la cellule mémoire comprend également un moyen de liaison pour, en dehors d'un accès à la cellule mémoire, isoler électriquement une entrée (E1) du premier moyen de stockage à une sortie (S2) du deuxième moyen de stockage, et / ou une entrée (E2) du deuxième moyen de stockage à une sortie (S1) du premier moyen de stockage.Application à la réalisation de mémoires de type SRAM.

公开(公告)号：FR2898223A1

公开(公告)日：2007-09-07

申请号：FR0601832

申请日：2006-03-01

Applicant: ST MICROELECTRONICS SA

Inventor： ROCHE PHILIPPE ,  JACQUET FRANCOIS ,  DE JONG JEAN JACQUES

IPC: H03K19/003 ,  G06F1/10

Abstract: L'invention concerne un circuit de distribution d'un signal initial (CLK), comprenant un noeud d'entrée (17) recevant le signal initial, une pluralité de noeuds terminaux (32-47) fournissant chacun au moins un signal résultant à un élément de circuit, et différentes branches (50-57) de connexion entre le noeud d'entrée et la pluralité de noeuds terminaux, auxquelles est connectée une pluralité de noeuds intermédiaires (18-31), caractérisé en ce que chaque branche de connexion est dupliquée, de sorte que chaque noeud parmi le noeud d'entrée et les noeuds intermédiaires comprend deux entrées et deux sorties permettant une double propagation du signal initial vers les noeuds terminaux à travers les branches de connexion dupliquées, chaque noeud terminal recevant deux signaux d'entrée images du signal initial et fournissant le signal initial résultant .-image des signaux d'entrée si lesdits signaux d'entrée sont identiques, ou-inactif si les signaux d'entrée sont différents l'un de l'autre.

公开(公告)号：FR2875350A1

公开(公告)日：2006-03-17

申请号：FR0409784

申请日：2004-09-15

Applicant: ST MICROELECTRONICS SA

Inventor： JACQUET FRANCOIS ,  ROCHE PHILIPPE

IPC: H03K3/356 ,  H01L23/552 ,  H01L23/62 ,  H03K19/003 ,  H03K19/007

Abstract: Cette bascule comprenant une première porte de transfert de données recevant, en entrée, des données d'entrée de la bascule, une première cellule de verrouillage maître raccordée en sortie de la première porte de transfert, une deuxième cellule de verrouillage esclave, et une deuxième porte de transfert de donnée disposée entre les première et deuxième cellules de verrouillage, chaque cellule de verrouillage comprenant un ensemble de noeuds (N1, N2, N3, N4) de stockage de données redondants pour le stockage d'une information dans au moins une paire de noeuds complémentaires et des moyens pour restaurer une information dans son état initial après un pic de courant ou de tension modifiant l'information dans l'un des noeuds de ladite paire, à partir de l'information stockée dans l'autre noeud.Les noeuds (N1, N2, N3, N4) de chaque paire sont implantés à l'opposé l'un de l'autre dans une zone d'un substrat délimitant la cellule de mémoire.

公开(公告)号：FR2833783B1

公开(公告)日：2004-03-12

申请号：FR0116072

申请日：2001-12-13

Applicant: ST MICROELECTRONICS SA

Inventor： SCHOELLKOPF JEAN PIERRE ,  JACQUET FRANCOIS ,  ROCHE PHILIPPE

IPC: G11C11/412 ,  H01L27/11 ,  H03K3/037 ,  H03K19/08

Abstract: The integrated circuit has a first (C1) and second (C2) capacitor connected in series between a first and second node. A control wire (450) is connected to the common point between the two capacitors.

公开(公告)号：FR2802339B1

公开(公告)日：2002-03-01

申请号：FR9915564

申请日：1999-12-09

Applicant: ST MICROELECTRONICS SA

Inventor： ROCHE PHILIPPE

IPC: H01L27/02 ,  H01L27/11 ,  H01L29/78 ,  H01L27/105

Abstract: N+ type gate region (2), drain region (3) and source region (4) are formed on a grounded P+ type substrate (10). N+ type buried layer (6) is extended under drain region and connected to gate region through a diode (8). An Independent claim is also included for SRAM cell.

公开(公告)号：FR3003996B1

公开(公告)日：2015-04-24

申请号：FR1352849

申请日：2013-03-28

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS SA ,  ST MICROELECTRONICS CROLLES 2

Inventor： CLERC SYLVAIN ,  ABOUZEID FADY ,  GIRAUD BASTIEN ,  NOEL JEAN-PHILIPPE ,  ROCHE PHILIPPE ,  THONNART YVAIN

IPC: H01L21/00 ,  G06F1/04 ,  H03K5/19 ,  H03K19/003 ,  H03K19/08

公开(公告)号：FR2965662A1

公开(公告)日：2012-04-06

申请号：FR1057945

申请日：2010-09-30

Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS CROLLES 2 ,  CENTRE NAT RECH SCIENT

Inventor： ABOUZEID FADY ,  CLERC SYLVAIN ,  ROCHE PHILIPPE

IPC: H01L27/105

Abstract: L'invention concerne un circuit d'aide à la lecture disposé pour renforcer la différence de tension entre une paire de lignes de bit complémentaires (BL, ) d'un dispositif mémoire pendant une opération de lecture. Ce circuit d'aide à la lecture comprend un premier transistor (302A, 302B) commandé par le niveau de tension de la première ligne de bit de la paire pour coupler la seconde ligne de bit de la paire à une première tension d'alimentation (VDD) ; et un deuxième transistor (312A, 312B) commandé par le niveau de tension sur la seconde ligne de bit pour coupler la première ligne de bit à une seconde tension d'alimentation (GND).