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公开(公告)号：KR100250458B1
公开(公告)日：2000-04-01
申请号：KR1019970058524
申请日：1997-11-06
Applicant: 한국전자통신연구원
CPC classification number: H01J9/025 , H01J2201/30411 , H01J2209/0226 , H01J2237/06341 , H01J2329/0415
Abstract: PURPOSE: A method for manufacturing a cathode tip of a field emission device is provided to manufacture a stable and even cathode tip in the low temperature by using a selective etching method of a silicon layer, in which ion is injected. CONSTITUTION: In a method for manufacturing a cathode tip of a field emission device, an insulating board(21), a conductive layer(22), a silicon layer(23B) and a cathode tip(25) are included. The conductive layer(22) and the silicon layer(23B) are layed on the insulating board(21) in order. In the insulating board(21), an oxide, a nitride film, quartz and a glass are used. In conductive layer(22), a metal and a silicon, in which ion is injected, are used. The cathode tip(25) of the sharp cone type is gained by removing a silicon layer with wet etching. In wet etching, HF, CH3COOH and HNO3 are used with being mixed. The solution has the high etching ratio about the silicon layer, in which ion is injected, but it has the low etching ration about the silicon(23B), on which doping isn't carried out, so the clear cathode tip(25) is manufactured.
Abstract translation: 目的：提供一种用于制造场致发射器件的阴极尖端的方法，通过使用其中注入离子的硅层的选择性蚀刻方法在低温下制造稳定且均匀的阴极尖端。 构成：在场致发射器件的阴极尖端的制造方法中，包括绝缘板（21），导电层（22），硅层（23B）和阴极端（25）。 导电层（22）和硅层（23B）依次铺设在绝缘板（21）上。 在绝缘板（21）中，使用氧化物，氮化物膜，石英和玻璃。 在导电层（22）中，使用注入离子的金属和硅。 尖锐锥形的阴极尖端（25）通过用湿蚀刻去除硅层来获得。 在湿蚀刻中，混合使用HF，CH 3 COOH和HNO 3。 该解决方案具有高的蚀刻率，其中注入了离子，但是对于不进行掺杂的硅（23B），其蚀刻比率低，所以透明阴极尖端（25）为 制造。
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公开(公告)号：KR100218684B1
公开(公告)日：1999-09-01
申请号：KR1019960037806
申请日：1996-09-02
Applicant: 한국전자통신연구원
IPC: H01J1/30
Abstract: 본 발명은 전계방출 소자 제조 방법에 관한 것으로, 전계 방출용 전극과 집속 전극을 포함하는 자기 정렬형 집속 전극을 가지는 전계방출 소자를 제조하여 FEA(Field Emission Array)팁이 기존의 방법보다 균일하게 형성될 뿐 아니라 위치에 따른 비대칭성도 없어지며, 팁과 게이트의 간격을 크게 줄일 수 있고, 팁과 게이트 홀이 자동 정렬(self-align)될 수 있으며, 또한 전자가 퍼져 나가서 발생되는 여러 가지 문제를 해결할 수 있는 전계방출 소자 제조 방법이 개시된다.
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公开(公告)号：KR1019990040010A
公开(公告)日：1999-06-05
申请号：KR1019970060287
申请日：1997-11-15
Applicant: 한국전자통신연구원
IPC: H01J17/48
Abstract: 본 발명은 전계 방출 소자의 제조 방법에 관한 것으로 특히, 전계 방출 전압을 낮추고 방출 전류량을 늘리기 위한 팁 제조 방법에 관한 것이다.
종래의 기술에서는 전계 방출 소자의 팁 제조시 낮은 일함수를 갖는 물질로 제조하는 방법이 제안되어 다이아몬드, 또는 탄소 및 GaN 등을 이용하였다. 그러나 이러한 물질은 성장이 어려워 팁을 형성하는데 문제점이 발생한다. 최근에는 실리콘을 이용하는 방법이 연구되고 있는데 팁의 안정성이 떨어져 장시간 사용하는 경우 쉽게 열화되는 특성이 있다. 그러나 기존의 발당된 반도체 기술을 이용할 수 있고 주변회로를 같은 기판에 만들 수 있는 장점이 있다.
본 발명에서는 팁의 동작 특성을 향상시키기 위해 제조가 용이한 천이금속 물질을 이용하여 팁위에 증착한 후, 급속 열처리 및 플라즈마 처리를 이용하여 일함수를 낮추는 방법을 제시한다.-
公开(公告)号：KR1019990038696A
公开(公告)日：1999-06-05
申请号：KR1019970058524
申请日：1997-11-06
Applicant: 한국전자통신연구원
Abstract: 본 발명은 반도체 전계 방출 소자의 제조 방법에 관한 것으로, 특히 인가된 전계에 의하여 전자를 방출하는 캐소드 팁의 제조 방법에 관한 것이다.
일반적으로 전계 방출 소자의 캐소드 팁은 그 끝을 뾰족한 원추형으로 만들기 위하여 고온 열산화 공정으로 제조된다. 그러므로 가격이 저렴하고 면적이 넓은 유리와 같은 소재를 기판으로 사용할 수 없을 뿐더러, 공정 조건에 따라 캐소드 팁의 모양이 다르게 형성되는 단점이 있다.
본 발명에서는 열산화 공정 대신 이온이 주입된 실리콘층의 선택적 식각 방법을 이용하여 캐소드 팁을 제조함으로, 저온에서 진행되는 안정적이고 균일한 전계 방출 소자의 제조 방법을 제시한다.-
公开(公告)号：KR100170184B1
公开(公告)日：1999-03-30
申请号：KR1019950050523
申请日：1995-12-15
Applicant: 한국전자통신연구원
IPC: H01L21/28
Abstract: 본 발명은 평면형 안티퓨즈 소자의 제조방법에 관한 것으로, 실리콘 기판 위에 산화막을 형성하는 제1단계와; 상기 제1단계의 산화막 위에 실리콘 -게르마늄 및 실리콘을 형성한 후, 이온주입 방법으로 도핑하는 제2 단계와; 상기 제2단계의 실리콘-게르마늄 및 실리콘을 광 리소그래피와 식각 공정으로 패터닝하여 안티퓨즈 소자의 활성영역을 형성하는 제3단계와; 상기 제3단계의 안티퓨즈 소자의 활성영역이 형성된 구조 위에 층간 절연막을 증착한 후, 광 리소그래피와 식각 공정으로 전극 접촉구멍을 형성하는 제4단계와; 상기 제4단계 수행 후 고압 산화공정을 이용하여 전극 접촉구멍의 노출된 실리콘을 연산화시켜 산화막을 형성하는 제5단계와; 상기 제5단계의 산화막이 형성된 구조 위에 금속 박막을 증착한 후, 광 리소그래피와 식각 공정을 이용하여 금속 전극을 형성하는 제6단계를 포함하여 이루어지어, 안티퓨즈 소자의 저 에너지 구동을 실현하고, 아울러 소자의 신뢰성 및 균일도를 개선시키고 전기적 특성을 항상 시킴으로써 안티퓨즈 소자의 프래그래밍 전압 특성을 크게 개선 할 수 있는 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR100155306B1
公开(公告)日：1998-10-15
申请号：KR1019940036359
申请日：1994-12-23
Applicant: 한국전자통신연구원
IPC: H01L29/786
Abstract: 본 발명은 고화질의 액티브 매트릭스 액정표시장치에 유용한 다결정 실리콘에 관한 것으로서, 특히 이중게이트를 구비한 박막트랜지스터 및 그의 제조방법에 관한 것이다.
본 발명은 이중 게이트 구조나 이중채널, 이중 게이트 구조를 갖는 박막 트랜지스터의 게이트 전극과 게이트 전극 사이에 있는 활성층의 저항값 즉 N-채널 박막 트랜지스터의 경우는 n+저항을, P-채널 박막 트랜지스터의 경우는 p+저항값을 각각 n-, p-저항값으로 조절하여 게이트 전극과 게이트 전극사이의 저항길이를 줄이므로써 소자가 차지하는 면적을 줄임과 동시에 누설전류를 감소 시킬 수 있다.-
公开(公告)号：KR100155304B1
公开(公告)日：1998-10-15
申请号：KR1019940036339
申请日：1994-12-23
Applicant: 한국전자통신연구원
IPC: H01L29/786
Abstract: 본 발명은 전기적 특성을 향상시킨 새로운 구조의 박막 트랜지스터 및 이를 구현하기 위한 제조방법에 관한 것으로서, 진성 다결정 실리콘(20)과 진성 다결정 실리콘 저마늄(21)은 화학기상증착법을 이용하여 비정질 실리콘 박막(201), 비정질 실리콘 저마늄 박막(211), 비정질 실리콘 박막(202)을 순차적으로 증착한 후 600℃ 이하의 온도에서 전기로 열처리에 의한 고상결정화나, 600℃이상의 온도에서 급속 열처리로 결정핵을 생성한 후 600℃이하의 전기로에서 결정립을 성장시키는 공정에 의해 제조된다.
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公开(公告)号：KR100133490B1
公开(公告)日：1998-04-23
申请号：KR1019930028692
申请日：1993-12-21
Applicant: 한국전자통신연구원
IPC: H01L21/20
Abstract: 본 발명은 박막 트랜지스터용 다결정 실린콘 제조방법에 관한 것으로서, 종래에 열처리 시간이 길고, 결정립 크기의 균일도가 나쁜 문제점을 해결하기 위하여, 본 발명에서는 유리 기판(1)위에 홈을 형성하는 공정(A)과, 상기 기판(1)위에 열처리에 의해서 다결정 실리콘(3)을 형성하는 공정(B)과, 상기 다결정 실리콘(3)을 소정모양으로 만드는 공정(C)을 제공함으로써, 고성능의 트랜지스터를 제작할 수 있고, 균일한 특성을 가진 작은 크기의 트랜지스터도 쉽게 제작할 수 있다.
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公开(公告)号：KR100129817B1
公开(公告)日：1998-04-06
申请号：KR1019940014063
申请日：1994-06-21
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: The thin film transistor manufacturing method is comprised of the step of (a) depositing an amorphous silicon thin film(20') on a transparent insulating substrate(10), the step of (b) solid-phase-crystallizing the amorphous silicon thin film(20') in an electric furnace of more than atmospheric pressure comprising one of inert gas or active gas, or fixed gas of more than at least two among these gases, forming a polycrystalline silicon thin film(20), the step of (c) forming a polycrystalline silicon active area(20) using the lithography and etching of the polycrystalline silicon thin film(20), the step of (d) forming a gate silicon oxide film(30) and a gate polycrystalline silicon(40) in succession thereon, then performing ion plantation of impurity to form the source and drain(50), and the step of (e) depositing a metal thin film on the source and drain(50) to form a metal electrode(70).
Abstract translation: 薄膜晶体管的制造方法包括以下步骤：（a）在透明绝缘基板（10）上沉积非晶硅薄膜（20'），（b）使非晶硅薄膜固相结晶 （20'）在大气压的电炉中，包括惰性气体或活性气体中的一种或这些气体中至少两种以上的固定气体，形成多晶硅薄膜（20），步骤（c ）使用多晶硅薄膜（20）的光刻和蚀刻形成多晶硅有源区（20），（d）连续形成栅极氧化硅膜（30）和栅极多晶硅（40）的步骤 然后进行杂质的离子种植以形成源极和漏极（50），以及（e）在源极和漏极（50）上沉积金属薄膜以形成金属电极（70）的步骤。
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公开(公告)号：KR1019970054500A
公开(公告)日：1997-07-31
申请号：KR1019950053646
申请日：1995-12-21
Applicant: 한국전자통신연구원
IPC: H01L29/786
Abstract: 본 발명은 다결정 실리콘 박막 트랜지스터의 제조방법에 관한 것으로써, 절연 기판의 상부에 진성 비정질 실리콘 박막을 증착하고 활성영역을 한정하도록 상기 진성 비정질 실리콘 박막을 패터닝하는 공정과, 상기 패터닝된 비정질 실리콘 박막을 저온에서 상압 이상의 고압 산소(O
2 )분위기로 열처리하여 다결정 실리콘 박막으로 상 변환시킴과 동시에 표면을 산화시켜 게이트 산화막 형성하는 공정과, 상기 게이트 산화막의 상부에 다결정 실리콘을 증착한 후 패터닝하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극 양측의 다결정 실리콘 박막에 불순물을 주입하여 소스 및 드레인 영역을 형성하고 채널영역을 한정하는 공정과, 양측의 다결정 실리콘 박막에 불순물을 주입하여 소스 및 드레인영역을 형성하고 채널영역을 한정하는 공정과, 상 게이트 산화막 및 게이트 전극의 상부에 층간산화막을 증착하고 상기 소스 및 드레인 영역이 노출되도록 상기 게이트 산화막과 층간산화막의 소정 부분을 제거하여 접촉 구멍을 형성하는 공정과, 상기 소스 및 드레인영역과 접촉되게 접촉 구멍을 채우도록 금속 전극을 형성하는 공정을 구비한다.
따라서, 비정질 실리콘의 고상 결정화를 위한 열처리 시간을 단축하므로 다결정 실리콘 박막 및 다결정 실리콘 박막 트랜지스터의 생산성을 향상시킬 뿐만 아니라 다결정 실리콘 결정립 크기를 균일하게 하여 박막 트랜지스터의 동작 전압을 감소시킬 수 있으며, 또한, 게이트 산화막을 열산화 방법으로 형성하므로 절연 특성 및 계면 특성이 양호하여 소자의 문턱 전압을 감소시킬 수 있으며 비정질 실리콘의 고상 결정화 및 게이트 산화막을 단 한번의 공정에 의해 이루어지기 때문에 제조 생산성과 공정의 안정성을 향상시킬 수 있다.
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