公开(公告)号：KR100839307B1

公开(公告)日：2008-06-17

申请号：KR1020067018637

申请日：2005-02-14

Applicant: 몰렉스 엘엘씨

Inventor： 레그니어켄트이. ,  브런커데이비드엘. ,  오그부오키리마틴유.

IPC: H05K1/09

CPC classification number: H05K1/0245 ,  H01L2223/6627 ,  H01L2924/0002 ,  H01L2924/1903 ,  H05K1/0222 ,  H05K1/0251 ,  H05K1/115 ,  H05K3/429 ,  H05K2201/044 ,  H05K2201/09236 ,  H05K2201/09609 ,  H05K2201/09636 ,  H05K2201/09718 ,  H05K2201/10189 ,  H01L2924/00

Abstract: 고속 차동 신호 응용에서 유용하고, 바이어 배열체 또는 회로 트레이스 진출 구조물을 사용하는, 회로 기판 설계가 개시된다. 바이어 배열체에서, 차동 신호 쌍 바이어 세트 및 관련된 접지는 반복 패턴으로 서로 인접하여 배열된다. 각각의 쌍의 차동 신호 바이어는, 차동 신호 바이어가 그 관련된 접지 바이어에 전기적으로 커플링하는 데 우선권을 나타내도록, 인접한 차동 신호 쌍의 관련된 접지 사이의 공간보다 그 관련된 접지 바이어에 더 인접하게 이격된다. 회로 트레이스 진출 구조물은 트레이스가 이어서 전도성 트레이스의 전송 라인 부분과 만나서 접합하는 경로를 따르도록 차동 신호 바이어의 회로 트레이스의 진출부를 포함한다.
트레이스, 회로 기판, 바이어, 패턴, 접지, 진출부

公开(公告)号：KR100718393B1

公开(公告)日：2007-05-14

申请号：KR1020057008154

申请日：2003-11-07

Applicant: 피피지 인더스트리즈 오하이오 인코포레이티드

Inventor： 올슨케빈씨 ,  왕앨런이

IPC: H01L27/00 ,  H01L23/02

CPC classification number: C09D5/4488 ,  H01L21/481 ,  H01L21/4857 ,  H01L21/486 ,  H01L23/142 ,  H01L2924/0002 ,  H01L2924/3011 ,  H05K1/056 ,  H05K3/0023 ,  H05K3/0032 ,  H05K3/0035 ,  H05K3/388 ,  H05K3/426 ,  H05K3/44 ,  H05K3/445 ,  H05K3/4608 ,  H05K2201/0179 ,  H05K2201/09554 ,  H05K2201/09609 ,  H05K2203/0582 ,  H05K2203/135 ,  Y10T29/49126 ,  Y10T29/49128 ,  Y10T29/49155 ,  Y10T29/49158 ,  Y10T29/49165 ,  H01L2924/00

Abstract: 본 발명은 다층 회로 어셈블리의 제조방법 및 이런 제조방법에 의해 제조된 다층 회로 어셈블리에 관한 것이다. 본 제조방법은 (a) 기재의 한 영역 이상이 복수 개의 바이어를 포함하는 기재를 제공하는 단계(이때 상기 영역은 500 내지 10,000 홀/inch
2 (75 내지 1550 홀/cm
2 )의 바이어 밀도를 갖는다); (b) 유전체 코팅을 기재의 노출된 모든 표면상에 적용하여 정합성 코팅을 기재 상에 형성하는 단계; 및 (c) 금속층을 기재의 모든 표면에 적용하는 단계를 포함한다. 회로화와 같은 부가적 가공 단계가 포함될 수 있다.

公开(公告)号：KR100625062B1

公开(公告)日：2006-09-20

申请号：KR1020040088728

申请日：2004-11-03

Applicant: 인터내셔널 비지네스 머신즈 코포레이션

Inventor： 가와사키가즈시게 ,  메미스어빙

IPC: H05K1/02

CPC classification number: H01L23/49838 ,  H01L23/49822 ,  H01L2224/16 ,  H01L2924/0102 ,  H01L2924/01078 ,  H01L2924/15311 ,  H01L2924/3025 ,  H05K1/0366 ,  H05K1/112 ,  H05K1/115 ,  H05K3/4602 ,  H05K3/4626 ,  H05K2201/029 ,  H05K2201/09609 ,  H05K2201/09627

Abstract: 유리 섬유 기반 칩 캐리어(chip carrier) 내의 도금 스루홀(PTH; plated thru hole)의 밀도는 인접한 홀들로부터 섬유들이 접속할 수 없는 위치에 홀들을 오프 세팅(off-setting)함으로써 증가되고 있다. 길게 늘려진 스트립 존(elongated strip zone)이나 영역들은 홀들의 직경과 대략 동일한 폭을 가지며, 직교하는 홀들의 열 및 행을 따라 이동하고, 섬유들의 방향과 평행하며, 홀들 사이에 단락이 발생할 수 있는 섬유들의 영역을 정의한다. 예를 들어 대향 방향으로 이동하는 길게 늘려진 스트립 존들 간의 한 방향으로 다른 홀들을 위치 설정하기 위해 등거리의 홀들의 종래의 XY 그리드 패턴(XY grid pattern)을 회전시킴으로써 각 방향으로 이동하는 상기 길게 늘려진 스트립 존들을 따라 홀들 사이의 거리를 충분히 증가시킨다. 상기 홀들은 섬유들의 선형 경로의 변화에 대해 보상하기 위해 충분한 간극(clearance)을 갖는 길게 늘려진 스트립 존들 사이에 위치 설정된다.

公开(公告)号：KR1020060047178A

公开(公告)日：2006-05-18

申请号：KR1020050031919

申请日：2005-04-18

Applicant: 신꼬오덴기 고교 가부시키가이샤

Inventor： 스노하라마사히로 ,  우에다게이스케

IPC: H01L21/60

CPC classification number: H01L25/0657 ,  H01L23/5389 ,  H01L24/24 ,  H01L24/82 ,  H01L2224/04105 ,  H01L2224/24051 ,  H01L2224/24226 ,  H01L2224/24227 ,  H01L2224/32225 ,  H01L2224/73267 ,  H01L2225/06524 ,  H01L2225/06541 ,  H01L2225/06572 ,  H01L2225/06582 ,  H01L2225/06596 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01024 ,  H01L2924/01029 ,  H01L2924/0103 ,  H01L2924/01033 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/10253 ,  H01L2924/12042 ,  H01L2924/351 ,  H05K1/0271 ,  H05K1/115 ,  H05K1/185 ,  H05K3/4602 ,  H05K2201/09536 ,  H05K2201/09609 ,  H05K2201/09781 ,  H01L2924/00

Abstract: In a semiconductor device, a plurality of wiring layers each patterned in a required shape are laminated over both surfaces of an insulating base material with insulating layers interposed therebetween, and electrically connected to one another through via holes piercing the insulating layers in the direction of thickness. A chip is mounted in an embedded manner in one insulating layer over at least one surface of the insulating base material. Electrodes of the chip are connected to one wiring layer. Through holes are formed in portions of the insulating base material, the portions corresponding to a mount area for the chip. Via holes are formed on outwardly extending portions (pad portions) of the wiring layer connected to a conductor layer formed at least on the inner walls of the through holes.

Abstract translation: 在半导体器件中，将各自图案化为所需形状的多个布线层隔着绝缘层层叠在绝缘基材的两个表面上，并且通过穿透绝缘层的通孔在厚度方向上彼此电连接 。 芯片以嵌入的方式安装在绝缘基底材料的至少一个表面上的一个绝缘层中。 芯片的电极连接到一个布线层。 通孔形成在绝缘基底材料的与芯片的安装区域对应的部分中。 在连接到至少形成在通孔内壁上的导体层的布线层的向外延伸部分（焊盘部分）上形成通孔。

公开(公告)号：KR1020170101249A

公开(公告)日：2017-09-05

申请号：KR1020177020244

申请日：2015-12-17

Applicant: 가부시키가이샤후지쿠라

Inventor： 카이즈마사히로 ,  이치카와마사테루

IPC: H05K3/12

CPC classification number: H05K3/4644 ,  H01B1/22 ,  H05K1/115 ,  H05K3/10 ,  H05K3/12 ,  H05K2201/0137 ,  H05K2201/0929 ,  H05K2201/09609 ,  H05K2203/0195 ,  H05K2203/0776 ,  H05K2203/1131

Abstract: 기판(20) 상에도체층(30)을형성하는도체층의제조방법은, 금속입자및 금속산화물입자중 적어도한쪽을함유하는전구체층(42, 52, 62)을기판(20) 상에형성하는제1 공정(S21, S22, S31, S32, S41, S42)과, 전구체층(42, 52, 62)에펄스전자파를조사하여소결층(44, 54, 64)을형성하는제2 공정(S23, S33, S43)과, 소결층을압축하는제3 공정(S24, S34, S44)을구비하고, 기판의동일부분에제1~제3 공정을 N회(N은 2 이상의자연수임.) 반복함으로써도체층을형성하고, 1회째~N-1회째의제3 공정은, 소결층의표면을요철상으로형성하는것을포함하고있다.

Abstract translation: 基板20a在导电层中形成导体层30，金属颗粒和含形成于基板20上的金属氧化物粒子中的至少一个的前体层（42,52，62）的制造方法中， 所述第一过程的第二过程（形成的S23（S21，S22，S31，S32，S41，S42），前体层（42,52，62），脉搏波烧结层（44，54，64）通过检查 ，S33，S43）和第三步骤（S24，S34，S44），用于包括，第一对基板N次（N为自然数的至少2压缩烧结层的相同部分第三过程。）重复 为了形成导体层，并且到第（N-1）步骤的第三步骤包括将烧结层的表面形成为凹凸形状。

公开(公告)号：KR101609496B1

公开(公告)日：2016-04-05

申请号：KR1020147019169

申请日：2012-11-01

Applicant: 크레이 인코포레이티드

Inventor： 김현준 ,  콩거제프리스캇 ,  스캇그레고리어윈

IPC: H01P1/00

CPC classification number: H05K1/0225 ,  H05K1/0219 ,  H05K1/0222 ,  H05K1/0245 ,  H05K1/0298 ,  H05K1/114 ,  H05K1/115 ,  H05K3/4007 ,  H05K3/42 ,  H05K2201/093 ,  H05K2201/09336 ,  H05K2201/09609 ,  H05K2201/09618 ,  Y10T29/49155 ,  Y10T29/49165

Abstract: 다층인쇄회로기판은커넥터와고정결합하도록구성된다수의랜딩패드를구비한다. 상이한신호들과연관된랜딩패드들사이에는, 다층인쇄회로기판의외부면에있는접지면에전기적으로연결되고다층인쇄회로기판의내부면에있는접지면에전기적으로연결된적어도하나의마이크로비아가존재한다.

Abstract translation: 多层印刷电路板具有多个着陆焊盘，其被配置为接合固定到其上的连接器。 在与不同信号相关联的着陆垫之间是至少一个微通孔，其电连接到多层印刷电路板的外表面上的接地平面，以及多层印刷电路的内层上的接地平面 板。

公开(公告)号：KR101577370B1

公开(公告)日：2015-12-14

申请号：KR1020127003903

申请日：2009-07-14

Applicant: 사브 에이비

Inventor： 비키스한스-올로프 ,  크리스티안손시몬

IPC: H01P1/203 ,  H05K1/16

CPC classification number: H05K1/0251 ,  H01P1/20372 ,  H01P5/028 ,  H05K1/0222 ,  H05K1/0227 ,  H05K1/0239 ,  H05K2201/09609 ,  H05K2201/0979

Abstract: 본발명은필터유닛(1) 및대응하는인쇄회로기판(2)에관한것이다. 필터유닛(1)과인쇄회로기판(2)은, 인쇄회로기판(2)을변경함이없이복수의필터유닛들(1)이인쇄회로기판상에서사용될수 있도록정합되어있는수정된말단부분들(7, 8, 22, 23)을갖추고있다.

公开(公告)号：KR101554645B1

公开(公告)日：2015-09-21

申请号：KR1020090089954

申请日：2009-09-23

Applicant: 삼성전자주식회사

Inventor： 장수영 ,  김석호 ,  이재호 ,  이영순 ,  김의중

IPC: H01Q1/38 ,  H01Q13/08 ,  H01Q1/24

CPC classification number: H05K1/024 ,  H01Q1/243 ,  H01Q1/38 ,  H01Q1/52 ,  H01Q17/00 ,  H05K1/0253 ,  H05K2201/09036 ,  H05K2201/09309 ,  H05K2201/09609

Abstract: 본발명은자성유전체기판에관한것으로서, 일정높이를갖는제1유전층과, 상기제1유전층에적층되는제2유전층과, 상기제1유전층또는제2유전층중 어느하나의유전층의상, 하면에도포되는도체패턴및 상기도체패턴이도포된유전층에서상기상, 하면의도체패턴까지관통되도록일정직경및 일정간격으로형성되는다수의에어비아(air via)를포함하여, 기존자성유전체의기능이구현되면서도제작이간편하고비용이저감되며, 안테나장치를적용할경우좀더소형화된안테나방사체가적용되기때문에결과적으로기기의소형화에이바지할수 있다.

公开(公告)号：KR101134123B1

公开(公告)日：2012-04-09

申请号：KR1020050031919

申请日：2005-04-18

Applicant: 신꼬오덴기 고교 가부시키가이샤

Inventor： 스노하라마사히로 ,  우에다게이스케

IPC: H01L21/60

CPC classification number: H01L25/0657 ,  H01L23/5389 ,  H01L24/24 ,  H01L24/82 ,  H01L2224/04105 ,  H01L2224/24051 ,  H01L2224/24226 ,  H01L2224/24227 ,  H01L2224/32225 ,  H01L2224/73267 ,  H01L2225/06524 ,  H01L2225/06541 ,  H01L2225/06572 ,  H01L2225/06582 ,  H01L2225/06596 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01024 ,  H01L2924/01029 ,  H01L2924/0103 ,  H01L2924/01033 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/10253 ,  H01L2924/12042 ,  H01L2924/351 ,  H05K1/0271 ,  H05K1/115 ,  H05K1/185 ,  H05K3/4602 ,  H05K2201/09536 ,  H05K2201/09609 ,  H05K2201/09781 ,  H01L2924/00

Abstract: In a semiconductor device, a plurality of wiring layers each patterned in a required shape are laminated over both surfaces of an insulating base material with insulating layers interposed therebetween, and electrically connected to one another through via holes piercing the insulating layers in the direction of thickness. A chip is mounted in an embedded manner in one insulating layer over at least one surface of the insulating base material. Electrodes of the chip are connected to one wiring layer. Through holes are formed in portions of the insulating base material, the portions corresponding to a mount area for the chip. Via holes are formed on outwardly extending portions (pad portions) of the wiring layer connected to a conductor layer formed at least on the inner walls of the through holes.

公开(公告)号：KR101087733B1

公开(公告)日：2011-11-30

申请号：KR1020040024802

申请日：2004-04-12

Applicant: 소니 주식회사

Inventor： 츠카모토소타로 ,  구로미야사토루 ,  하나이노부히로 ,  하야시다마사토

IPC: H05K1/18

CPC classification number: H01L23/552 ,  H01L23/49805 ,  H01L2224/05568 ,  H01L2224/05573 ,  H01L2224/16 ,  H01L2924/00014 ,  H01L2924/16152 ,  H01L2924/19105 ,  H01L2924/3025 ,  H05K1/0218 ,  H05K1/185 ,  H05K2201/09609 ,  H01L2224/05599

Abstract: 배선기판은 베어(bare) 무선 주파수 IC를 수납한다. 차폐 배선막들은 상기 IC의 위아래에 제공된다. 다수의 차폐 층간 접속전도막들, 즉, 차폐 비아-홀(via-holes)은 상기 IC를 둘러싸기 위해서 제공된다. 상기 차폐 배선막들과 상기 차폐 층간 접속전도막들은 상기 IC를 전기적으로 차폐할 수 있는 차폐 케이지를 특징으로 하고 있다. 그러므로 차폐 갭(gap)을 부착시킬 필요가 없다.