公开(公告)号：KR1020020061812A

公开(公告)日：2002-07-25

申请号：KR1020010002828

申请日：2001-01-18

Applicant: 삼성전자주식회사

Inventor： 강인구 ,  정명기 ,  이관재 ,  김형섭

IPC: H01L23/12

CPC classification number: H01L2224/16227 ,  H01L2224/26175 ,  H01L2224/32225 ,  H01L2224/32245 ,  H01L2224/48247 ,  H01L2224/73204 ,  H01L2224/73265 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/00012

Abstract: PURPOSE: A multichip package of a ball grid array(BGA) type is provided to double the capacity in the same area by stacking two semiconductor chips, and to effectively correspond to an increase of the number of input/output pins by using a printed circuit board(PCB). CONSTITUTION: Predetermined circuit interconnections(22,26) and connection pads(23,27) connected to the circuit interconnections are formed on the upper and lower surfaces of a base substrate(21). A via hole(25) for electrically connecting the circuit interconnection on the upper surface with the circuit interconnection on the lower surface is formed in a PCB(20). The first and second chips have a plurality of electrode pads(12,16) formed on an active surface having an integrated circuit and bumps(13,17) connected to the electrode pads. The bump of the first chip is connected to the connection pad formed on the upper surface of the PCB. The bump of the second chip is connected to the connection pad formed on the lower surface of the PCB. Solder balls(45) are electrically connected to the circuit interconnection formed on a surface of the PCB.

Abstract translation: 目的：提供一种球栅阵列（BGA）类型的多芯片封装，通过堆叠两个半导体芯片使相同区域的容量增加一倍，并通过使用印刷电路有效地对应于输入/输出引脚数量的增加 板（PCB）。 构成：连接到电路互连的预定电路互连（22,26）和连接焊盘（23,27）形成在基底（21）的上表面和下表面上。 用于将上表面上的电路互连与下表面上的电路互连电连接的通孔（25）形成在PCB（20）中。 第一和第二芯片具有形成在具有集成电路的有源表面上的多个电极焊盘（12,16）和连接到电极焊盘的凸块（13,17）。 第一芯片的凸起连接到形成在PCB的上表面上的连接焊盘。 第二芯片的凸起连接到形成在PCB的下表面上的连接焊盘。 焊球（45）电连接到形成在PCB的表面上的电路互连。

公开(公告)号：KR1020020039012A

公开(公告)日：2002-05-25

申请号：KR1020000068884

申请日：2000-11-20

Applicant: 삼성전자주식회사

Inventor： 김형섭 ,  정명기 ,  최기원 ,  이관재 ,  강인구

IPC: H01L23/12

CPC classification number: H01L2224/4824 ,  H01L2924/181 ,  H01L2924/00012

Abstract: PURPOSE: A stacked semiconductor chip package using a chip select terminal of the same type is provided to embody the stacked semiconductor chip package without an additional process, by making a chip select pad of each semiconductor chip correspond to each chip select terminal in the order that the respective semiconductor chips are stacked through a stacked substrate. CONSTITUTION: A predetermined number of semiconductor chips have bonding pads(214) including the chip select pad(212). The stacked substrates(220) have an upper surface(222) and a lower surface(224). The respective semiconductor chips are mounted on the upper surface having upper pads(232,252) uniformly disposed with respect to the semiconductor chip. Lower pads(234,254) are formed along the vertical axis passing through the respective upper pads, electrically and correspondingly connected to the upper pads. Connection terminals are formed on the respective lower pads, electrically connected to the lower pads. The chip select terminal is composed of a predetermined number of consecutive pairs of respective stacked substrates so that an arbitrary upper pad is electrically connected to its next lower pad with respect to the order that the upper pads are disposed. The chip select pad of each semiconductor chip is electrically connected to the first lower pad of the chip select terminal of the stacked substrate corresponding to the chip select pad. The chip select pad of each semiconductor chip corresponds to the chip select terminal of the stacked substrate according to the order that the stacked substrates on which the semiconductor chip is mounted are stacked.

Abstract translation: 目的：提供使用相同类型的芯片选择端子的堆叠半导体芯片封装，以便通过使每个半导体芯片的芯片选择焊盘对应于每个芯片选择端子来实现叠层半导体芯片封装，而不需要额外的工艺，其顺序为 各个半导体芯片通过堆叠的衬底堆叠。 构成：预定数量的半导体芯片具有包括芯片选择焊盘（212）的接合焊盘（214）。 堆叠的基板（220）具有上表面（222）和下表面（224）。 相应的半导体芯片安装在具有相对于半导体芯片均匀设置的上焊盘（232,252）的上表面上。 下焊盘（234,254）沿着穿过相应的上焊盘的垂直轴线形成，电和相应地连接到上焊盘。 连接端子形成在相应的下垫上，电连接到下垫。 芯片选择端子由预定数量的连续成对的各个堆叠的基板组成，使得任意的上焊盘相对于设置上焊盘的顺序与其下一个下焊盘电连接。 每个半导体芯片的芯片选择焊盘电连接到对应于芯片选择焊盘的堆叠衬底的芯片选择端子的第一下焊盘。 每个半导体芯片的芯片选择焊盘根据叠层有半导体芯片的层叠基板的顺序对应于层叠基板的芯片选择端子。

公开(公告)号：KR1020010060872A

公开(公告)日：2001-07-07

申请号：KR1019990063330

申请日：1999-12-28

Applicant: 삼성전자주식회사

Inventor： 강인구 ,  이관재 ,  조태제

IPC: H01L23/28

CPC classification number: H01L2224/4826 ,  H01L2224/73215 ,  H01L2924/181 ,  H01L2924/00012

Abstract: PURPOSE: A semiconductor chip package and manufacturing method is provided to enable easy layering with small thickness by using a lead frame. CONSTITUTION: Tie bars(25) and leads(21) are arranged with a uniform interval around a semiconductor chip(11) having an integrated circuit. Edge pad type bonding pads(12) are formed at both edges of the semiconductor chip(11). The leads(21) are bidirectionally arranged with internal tips being opposed to each other. The tie bars(25) are a pair to perpendicularly intersect with the leads(21) at both directions. Each of the leads(21) has a lead step portion(22) stepped with a certain height from the upper surface in the inner tip. Each of the tie bars(25) has a tie bar step portion(26) stepped with a certain height to be positioned flush with the upper surface of the semiconductor chip(11). The semiconductor chip(11) is fixed by adhering tapes(30) attached to the tie bars(25).

Abstract translation: 目的：提供一种半导体芯片封装和制造方法，以通过使用引线框使得能够以小的厚度进行易于分层。 构成：在具有集成电路的半导体芯片（11）周围以均匀的间隔布置带状条（25）和引线（21）。 边缘焊盘型接合焊盘（12）形成在半导体芯片（11）的两个边缘处。 引线（21）是双向布置的，内部尖端彼此相对。 连杆（25）是在两个方向上与引线（21）垂直相交的对。 每个引线（21）具有从内端部的上表面以一定高度台阶的引线台阶部（22）。 每个连接杆（25）具有以一定高度阶梯形的衔铁条台阶部分（26），以与半导体芯片（11）的上表面齐平。 半导体芯片（11）通过粘附在连接条（25）上的带（30）固定。

公开(公告)号：KR1019990032352A

公开(公告)日：1999-05-15

申请号：KR1019970053367

申请日：1997-10-17

Applicant: 삼성전자주식회사

Inventor： 최상영 ,  백순성 ,  강인구 ,  이경수

IPC: H01L21/68

Abstract: 본 발명은 반도체 소자 조립 공정에 사용되는 로딩/언로딩 장치에 관한 것으로서, 더욱 상세하게는 웨이퍼 로딩/언로딩(loading/unloading)할 때 진공 흡착압력을 디지털 데이터화하여 표시하는 로컬 압력 표시기를 갖는 웨이퍼 로딩/언로딩 장치에 관한 것으로 진공 펌프와 상기 웨이퍼 흡착부 사이의 튜브에 연결되어 압력을 측정하여 측정된 데이터를 디지털화 하여 수치로 표시하는 로컬 압력 표시기를 구비한 것을 특징으로 한다. 이와 같은 본 발명에 의한 웨이퍼 로딩/언로딩 장치에 따르면 흡착 압력의 기준을 정확히 설정할 수 있고, 흡착 압력에 대한 상한값과 하한값이 모두 표시되기 때문에 조작자가 사전에 조작 방법에 대한 기술 습득이 필요 없으며, 압력의 모니터링이나 센서의 상태 확인 및 누설 포인트의 식별이 용이하게 이루어질 수 있는 이점(利點)이 있다.

公开(公告)号：KR1019980084225A

公开(公告)日：1998-12-05

申请号：KR1019970019941

申请日：1997-05-22

Applicant: 삼성전자주식회사

Inventor： 이재혁 ,  노희선 ,  최재호 ,  강인구

IPC: H01L21/304

Abstract: 본 발명은 반도체 웨이퍼 절단장치에 관한 것으로, 본 발명에서는 레이저빔 조사기능을 갖는 레이저장치를 구비하고 이를 통해 웨이퍼가 미세한 개별 칩으로 분리될 수 있도록 함으로써, 블레이드의 마모에 따른 웨이퍼의 오염을 방지할 수 있고, 또한 개별 칩의 미세화 요구에 탄력적으로 대응할 수 있다.

公开(公告)号：KR1019980076282A

公开(公告)日：1998-11-16

申请号：KR1019970012934

申请日：1997-04-09

Applicant: 삼성전자주식회사

Inventor： 노희선 ,  최재호 ,  이재혁 ,  강인구

IPC: H01L23/48

Abstract: 본 발명은 반도체 칩 패키지의 리드프레임에 관한 것으로, 리드프레임의 타이바에 홈을 형성시킴으로써 그 리드프레임을 사용한 반도체 패키지의 성형 공정에서 성형 수지 흐름의 영향을 감소시켜 타이바의 휨을 방지함으로써, 성형 수지가 금형을 통하여 충진될 때 리드프레임의 타이바가 성형 수지의 흐름에 의하여 휘게 되어 와이어와 칩이 접촉하는 불량의 발생을 억제하는 장점이 있다.
또한, 와이어와 칩의 접촉으로 인한 누설 전류의 발생을 억제하며 제품의 구조적인 안정성을 높이는 장점이 있다.

公开(公告)号：KR1020070019798A

公开(公告)日：2007-02-15

申请号：KR1020050073720

申请日：2005-08-11

Applicant: 삼성전자주식회사

Inventor： 강인구 ,  김평완

IPC: H01L23/48 ,  H01L23/12

CPC classification number: H01L25/0657 ,  H01L24/11 ,  H01L24/12 ,  H01L24/16 ,  H01L24/32 ,  H01L24/48 ,  H01L24/73 ,  H01L24/78 ,  H01L24/83 ,  H01L24/85 ,  H01L24/91 ,  H01L2224/0401 ,  H01L2224/05599 ,  H01L2224/1134 ,  H01L2224/1308 ,  H01L2224/13099 ,  H01L2224/16 ,  H01L2224/2919 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48095 ,  H01L2224/48227 ,  H01L2224/48465 ,  H01L2224/48471 ,  H01L2224/48479 ,  H01L2224/73207 ,  H01L2224/73265 ,  H01L2224/78301 ,  H01L2224/83101 ,  H01L2224/83139 ,  H01L2224/83855 ,  H01L2224/8388 ,  H01L2224/85051 ,  H01L2224/85201 ,  H01L2224/85203 ,  H01L2224/85205 ,  H01L2224/85399 ,  H01L2224/85986 ,  H01L2224/92247 ,  H01L2225/0651 ,  H01L2225/06575 ,  H01L2924/00014 ,  H01L2924/01006 ,  H01L2924/01024 ,  H01L2924/01027 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/0665 ,  H01L2924/07802 ,  H01L2924/15787 ,  H01L2924/20105 ,  H01L2924/351 ,  H01L2224/85186 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2924/3512 ,  H01L2924/00012 ,  H01L2224/4554

Abstract: A chip stack package may include a package substrate, a plurality of semiconductor chips mounted on the package substrate, bonding wires electrically connecting the semiconductor chips to the package substrate, and spacers interposed between the adjacent semiconductor chips. Each of the spacers may include a plurality of metal bumps. The spacers may be higher than the highest point of the bonding wire from the active surface of the semiconductor chip.

Abstract translation: 芯片堆叠封装可以包括封装衬底，安装在封装衬底上的多个半导体芯片，将半导体芯片电连接到封装衬底的键合引线以及介于相邻半导体芯片之间的间隔物。 每个间隔物可以包括多个金属凸起。 间隔物可以高于来自半导体芯片的有源表面的键合线的最高点。

公开(公告)号：KR100675729B1

公开(公告)日：2007-02-01

申请号：KR1020000061238

申请日：2000-10-18

Applicant: 삼성전자주식회사

Inventor： 이관재 ,  강인구

IPC: H01L23/12

Abstract: 본 발명은 플랙서블 기판을 이용한 적층 패키지에 관한 것으로, 하나의 플랙서블 기판에 플립 칩 본딩된 반도체 칩과 탭 본딩된 반도체 칩을 적층하여 구현된 적층 패키지를 제공한다. 즉, 제 1 탭 본딩 영역과, 상기 제 1 탭 본딩 영역과 연결되며 소정의 간격을 두고 서로 마주보게 접혀진 제 2 탭 본딩 영역과, 상기 제 1 탭 본딩 영역과 제 2 탭 본딩 영역이 연결된 방향과 수직한 방향의 상기 제 1 탭 본딩 영역에 연결되며 제 2 탭 본딩 영역과 마주보게 접혀진 플립 칩 본딩 영역을 갖는 플랙서블 기판과; 접혀진 상기 제 1 탭 본딩 영역과 제 2 본딩 영역 사이의 상기 제 1 탭 본딩 영역에 탭 본딩된 제 1 칩과; 상기 제 2 탭 본딩 영역에 탭 본딩된 제 2 칩으로, 배면이 상기 제 1 칩의 배면에 부착되는 제 2 칩과; 상기 플랙서블 기판의 플립 칩 영역에 플립 칩 본딩된 제 3 칩으로, 배면이 제 2 칩이 플립 칩 본딩된 제 2 탭 본딩 영역의 반대면에 부착되는 제 3 칩; 및 상기 제 3 칩이 본딩된 플립 칩 본딩 영역의 반대면에 형성된 복수개의 외부접속단자;를 포함하는 것을 특징으로 하는 플랙서블 기판을 이용한 적층 패키지를 제공한다.
플랙서블 기판, 테이프 배선기판, 적층, 멀티 칩, 패키지

公开(公告)号：KR100627006B1

公开(公告)日：2006-09-25

申请号：KR1020040022666

申请日：2004-04-01

Applicant: 삼성전자주식회사

Inventor： 강인구 ,  김진호 ,  정태경 ,  고석 ,  이용재

IPC: H01L23/12

CPC classification number: H01L24/32 ,  H01L21/78 ,  H01L23/3128 ,  H01L24/05 ,  H01L24/48 ,  H01L24/49 ,  H01L24/73 ,  H01L25/0655 ,  H01L25/0657 ,  H01L25/50 ,  H01L29/0657 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05553 ,  H01L2224/05554 ,  H01L2224/05556 ,  H01L2224/05599 ,  H01L2224/16225 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48095 ,  H01L2224/48227 ,  H01L2224/48247 ,  H01L2224/48465 ,  H01L2224/48471 ,  H01L2224/48479 ,  H01L2224/49175 ,  H01L2224/4945 ,  H01L2224/73204 ,  H01L2224/73265 ,  H01L2224/85051 ,  H01L2224/85191 ,  H01L2224/85399 ,  H01L2224/85986 ,  H01L2224/92247 ,  H01L2225/0651 ,  H01L2225/06555 ,  H01L2225/06562 ,  H01L2225/06582 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01019 ,  H01L2924/01023 ,  H01L2924/01027 ,  H01L2924/01033 ,  H01L2924/01051 ,  H01L2924/01057 ,  H01L2924/01068 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/10158 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/15787 ,  H01L2924/181 ,  H01L2924/1815 ,  H01L2924/19041 ,  H01L2224/85186 ,  H01L2224/45099 ,  H01L2924/00 ,  H01L2924/3512 ,  H01L2924/00012 ,  H01L2224/4554

Abstract: 본 발명은 인덴트 칩과, 그를 이용한 반도체 패키지 및 멀티 칩 패키지에 관한 것으로, 종래의 획일적인 사각 형태의 반도체 칩을 외측면에서 안쪽으로 적어도 하나 이상의 요부가 형성된 인덴트 칩으로 구현함으로써, 다양한 형태의 반도체 칩과, 그를 이용한 반도체 패키지 및 멀티 칩 패키지를 제공한다. 이로 인하여 인덴트 칩을 갖는 반도체 패키지 또한 다양한 형태로 구현이 가능하여, 반도체 패키지가 실장되는 기판에의 실장 밀도를 높이는 등 공간 활용효율을 높일 수 있다. 그리고 인덴트 칩을 포함한 반도체 칩들을 평면적으로 배선기판에 실장하여 멀티 칩 패키지로 구현시, 다양한 형태의 인덴트 칩을 활용함으로써 배선기판에의 실장 밀도를 높이는 등 공간활용 효율을 높일 수 있다. 또한 인덴트 칩을 적층한 멀티 칩 패키지 구현시, 피적층 인덴트 칩의 칩 패드가 노출되게 적층 인덴트 칩에 요부를 형성함으로써, 적층되는 인덴트 칩의 실장 면적의 증가없이 적층되는 인덴트 칩 두께의 합에 대응되는 두께로 칩 적층을 구현할 수 있다.
반도체 칩, 인덴트, 요부, 스텔스 다이싱, 적층

公开(公告)号：KR100536898B1

公开(公告)日：2005-12-16

申请号：KR1020030061760

申请日：2003-09-04

Applicant: 삼성전자주식회사

Inventor： 김진호 ,  강인구 ,  이상엽

IPC: H01L21/60

CPC classification number: H01L24/85 ,  H01L24/45 ,  H01L24/48 ,  H01L24/78 ,  H01L2224/02126 ,  H01L2224/02166 ,  H01L2224/05554 ,  H01L2224/45015 ,  H01L2224/45124 ,  H01L2224/45144 ,  H01L2224/45147 ,  H01L2224/4809 ,  H01L2224/48095 ,  H01L2224/48227 ,  H01L2224/48245 ,  H01L2224/48247 ,  H01L2224/48465 ,  H01L2224/48472 ,  H01L2224/48479 ,  H01L2224/48599 ,  H01L2224/48699 ,  H01L2224/78301 ,  H01L2224/85045 ,  H01L2224/85051 ,  H01L2224/85181 ,  H01L2224/85205 ,  H01L2224/85951 ,  H01L2924/00014 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01075 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/14 ,  H01L2924/15787 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2924/00015 ,  H01L2224/4554 ,  H01L2224/85399 ,  H01L2224/05599

Abstract: 본 발명은 반도체 소자의 와이어 본딩 방법에 관한 것으로, 캐필러리의 불필요한 이동 거리를 최소화하여 와이어 본딩 시간을 최소화하고, 본딩 와이어의 루프 높이를 최소화하여 반도체 소자의 박형화에 대응하기 위해서, 반도체 칩의 본딩 패드에 볼 범프를 형성한 다음, 볼 범프에 본딩 와이어의 일단을 1차 스티치 본딩한 후 배선기판의 리드에 본딩 와이어의 타단을 2차 스티치 본딩으로 마무리하는 반도체 소자의 와이어 본딩 방법을 제공한다.