公开(公告)号：KR100138308B1

公开(公告)日：1998-06-01

申请号：KR1019940034250

申请日：1994-12-14

Applicant: 삼성전자주식회사

Inventor： 유봉영 ,  고대홍 ,  이내인 ,  박영옥

IPC: H01L21/28

CPC classification number: H01L23/485 ,  H01L21/28061 ,  H01L21/76805 ,  H01L23/5226 ,  H01L23/53271 ,  H01L29/4925 ,  H01L29/4933 ,  H01L29/4983 ,  H01L2924/0002 ,  Y10S257/905 ,  Y10S257/906 ,  Y10S257/907 ,  Y10S257/908 ,  H01L2924/00

Abstract: 상부도전층과 하부도전층의 접촉 구조 및 그 방법에 대해 기재되어 있다. 이는 제1 도전층과 제1 실리사이드층이 적층된 구조의 하부도전층과 불순물이 도우프된 제2 도전층과 제2 실리사이드층이 적층된 구조의 상부도전층의 접촉구조에 있어서, 상기 제1 도전층과 상기 제2 도전층이 직접적으로 접촉하는 것을 특징으로 한다. DRAM에 있어서, 워드라인과 비트라인의 접촉구조에 해당한다. 따라서, 하부도전층과 상부도전층의 접촉 저항을 저하시켜, 소자의 전기적 특성을 향상시킨다.

公开(公告)号：KR1019970023849A

公开(公告)日：1997-05-30

申请号：KR1019950034565

申请日：1995-10-09

Applicant: 삼성전자주식회사

Inventor： 박병률 ,  하정민 ,  고대홍 ,  이상인

IPC: H01L21/3205

Abstract: 신규한 선택적 텅스텐 질화 박막의 형성방법 및 이를 이용한 금속배선의 형성방법이 개시되어 있다. 절연막이 형성되어 있는 반도체기판에 콘택홀을 형성한다. 화학기상증착 방법으로 상기 콘택홀의 내부에만 선택적으로 텅스텐 질화 박막을 증착한다. 침식현상이 없으며 고온에서도 안정한 선택적 텅스텐 질화 박막를 형성할 수 있으며, 이를 이용하여 콘택저항을 감소시킬 수 있는 금속배선을 형성할 수 있다.

公开(公告)号：KR1019970003517A

公开(公告)日：1997-01-28

申请号：KR1019950019077

申请日：1995-06-30

Applicant: 삼성전자주식회사

Inventor： 박병률 ,  이상인 ,  고대홍 ,  박영욱

IPC: H01L21/28

Abstract: 텅스텐질화막 또는 텅스텐탄화막과 텅스텐이 혼재하는 금속배선층을 개시하며 이러한 금속배선층의 형성은 반응가스로 WF
6 , NH
3 , H
2 를 사용하여, 초기상태의 막을 850℃에서 30분간 급속열처리하는 경우 NH
3 /WF
6 가 1이면 30㏁ - ㎝의 낮은 비저항을 갖게 된다. 즉, 금속배선층의 비저항이 감소되고 고온공정(800℃ 이상)에 적용할 수 있다. 또한, 금속배선층의 공정을 단순화할 수 있다.

公开(公告)号：KR1019960026953A

公开(公告)日：1996-07-22

申请号：KR1019940038281

申请日：1994-12-28

Applicant: 삼성전자주식회사

Inventor： 김영선 ,  이내인 ,  고대홍

IPC: H01L29/78 ,  H01L29/423

Abstract: 3층구조의 게이트전극 및 그 형성방법에 관하여 기쟈되고 있다.
이는 반도체기판 상에 형성된 게이트산화막, 상기 게이트산화막 상에 형성된 다결정실리콘막, 상기 다결정실리콘막 상에 형성된 장벽급속층, 및 상기 장벽금속층 상에 형성된 저저항금속층을 포함하는 것을 특징으로 한다. 따라서 게이트전극의 전기적 특성 및 신뢰도를 향상시킬 수 있다.

公开(公告)号：KR101618188B1

公开(公告)日：2016-05-09

申请号：KR1020090120820

申请日：2009-12-07

Applicant: 삼성전자주식회사 ,  연세대학교 산학협력단

Inventor： 김명종 ,  여인석 ,  손현철 ,  고대홍 ,  조만호 ,  김상연

IPC: B82B3/00

CPC classification number: H01L21/0237 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/02532 ,  H01L21/02603 ,  H01L21/0262 ,  H01L21/02653 ,  H01L29/0665 ,  H01L29/0676 ,  H01L29/66825 ,  H01L29/7881

Abstract: 반도체소자의제조방법및 반도체소자가제공된다. 본발명의일 실시예에따른반도체소자의제조방법은, 제1 나노와이어를형성하는단계와, 상기제1 나노와이어를산화시켜제1 절연체와제2 나노와이어를포함하는제1 나노구조체를형성하는단계와, 상기제2 나노와이어를산화시켜제2 절연체와나노점(dot)들을포함하는제2 나노구조체를형성하는단계를포함한다.

公开(公告)号：KR1020110128644A

公开(公告)日：2011-11-30

申请号：KR1020100048192

申请日：2010-05-24

Applicant: 삼성전자주식회사

Inventor： 김익수 ,  박순오 ,  안동호 ,  조성래 ,  손현철 ,  고대홍 ,  조만호 ,  도기훈

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L45/12 ,  H01L45/06 ,  H01L45/144 ,  H01L45/1233 ,  H01L45/143 ,  H01L45/1675 ,  H01L45/1683

Abstract: PURPOSE: A non-volatile memory device which includes a phase change material is provided to increase the stability of a device by reducing the influence of volume change according to phase change. CONSTITUTION: A phase change material layer(160) is located on a bottom electrode. A stress compliant layer(150) is located in order to protect at least a part of the phase change material layer and alleviates the stress of the phase change material layer. A top electrode(170) is located on the phase change material layer. The stress compliant layer surrounds the lower region of the phase change material layer. A bottom insulating layer is located in order to touch a side of the stress compliant layer which is opposite about the phase change material layer.

Abstract translation: 目的：提供一种包括相变材料的非易失性存储器件，通过减少根据相变的体积变化的影响来提高器件的稳定性。 构成：相变材料层（160）位于底部电极上。 位于应力柔顺层（150）上以便保护相变材料层的至少一部分并减轻相变材料层的应力。 顶部电极（170）位于相变材料层上。 应力柔顺层围绕相变材料层的下部区域。 位于底部绝缘层以便接触相对于相变材料层的应力柔顺层的一侧。

公开(公告)号：KR100161380B1

公开(公告)日：1998-12-01

申请号：KR1019940038281

申请日：1994-12-28

Applicant: 삼성전자주식회사

Inventor： 김영선 ,  이내인 ,  고대홍

IPC: H01L29/78 ,  H01L29/423

CPC classification number: H01L21/28052 ,  H01L29/4933 ,  Y10S257/90

Abstract: 3층구조의 게이트전극 및 그 형성방법에 관하여 기재되어 있다. 이는 반도체기판 상에 형성된 게이트산화막, 상기 게이트산화막 상에 형성된 다결정실리콘막, 상기 다결정실리콘막 상에 형성된 장벽금속층, 및 상기 장벽금속층 상에 형성된 저저항금속층을 포함하는 것을 특징으로 한다. 따라서 게이트전극의 전기적 특성 및 신뢰도를 향상시킬 수 있다.

公开(公告)号：KR1019980006226A

公开(公告)日：1998-03-30

申请号：KR1019960021850

申请日：1996-06-17

Applicant: 삼성전자주식회사

Inventor： 이은하 ,  배대록 ,  고대홍

IPC: H01L27/04

公开(公告)号：KR1019970030461A

公开(公告)日：1997-06-26

申请号：KR1019950039660

申请日：1995-11-03

Applicant: 삼성전자주식회사

Inventor： 박병률 ,  하정민 ,  고대홍 ,  이상인

IPC: H01L21/31

Abstract: 제조공정이 단순하고 고신뢰성의 반도체장치의 캐패시터 형성방법이 개시되어 있다. 본 발명은 실리콘기판의 전면에, 콘텍홀을 갖는 제1절연막/제2절연막 패턴을 형성하는 공정, 상기 콘텍홀을 채우는 제1도전막을 증착하는 공정, 상기 제1도전막을 패터닝하여 제1도전막 패턴을 형성하는 공정, 상기 결과물의 전면에 콘택홀을 갖는 제3절연막 패턴을 형성하는 공정, 상기 제3절연막 패턴위에는 형성되지 않고 상기 콘택홀의 내부에만 선택적으로 제2도전막 패턴을 형성하는 공정, 상기 제3절연막 패턴을 식각하여 제거하는 공정, 상기 제2절연막 패턴을 습식식각하여 언더컷을 형성하는 공정을 포함하는 것을 특징으로 한다. 본 발명의 캐패시터 형성방법은, 절연막 패턴위에는 형성되지 않고 콘택홀의 내부에만 선택적으로 형성되는 독특한 제2도전막 패턴, 예컨데 선택적 텅스텐질화박막의 특성을 이용하여 여러단계의 공정이 생략되므로 제조공정이 단순하고, 또한 제2도전막이 예컨데 선택적 텅스텐질화박막이 고유전막의 산호확산에 대한 확산장벽막의 역할을하여 누설전류를 근본적으로 해결할 수 있다.

公开(公告)号：KR1019970008352A

公开(公告)日：1997-02-24

申请号：KR1019950021385

申请日：1995-07-20

Applicant: 삼성전자주식회사

Inventor： 하정민 ,  고대홍

IPC: H01L21/28

Abstract: 반도체 장치의 티타늄(Ti) 폴리사이드 게이트 형성 방법을 개시한다. 반도체기판상에 산화공정을 실시하여 게이트산화막을 형성한 다음, 그 위에 폴리실리콘막, 티타늄 실리사이드막, 질화막(SiN) 및 산화막을 차례로 증착한 단계; 상기 질화막 및 산호막을 사진 식각 공정으로 패터닝 하는 단계; 상기 질화막과 산화막을 마스크로 하여 티타늄 실리사이드를 패터닝 하는 단계; 상기 패터닝 된 티타늄 실리사이드의 측면에 질화층(TiN)을 형성시키는 단계; 상기 질화층은 NH₃또는 N₂를이용하여 플라즈마 공정 및 고속질화법(Rapid Thermal Nitridation : RTN)중 어느하나로 형성 시키는 것이 바람직하다. 상기결과물 상에 상기 질화막과 산화막을 마스크로 하여 폴리 실리콘을 패터닝하여 티타늄 폴리 사이드 게이트를 형성하는단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다. 본 발명에 의하면, 상기 폴리 실리콘을 패터닝할때, 상기 티타늄 실리사이드 측면은 질화법에 의해 형성된 질화층(TiN)에 의해 코팅되어 있어 폴리 실리콘 식각시, 손상(attack)되지 않고 보호되어 지는 효과를 얻을 수 있다.