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公开(公告)号：KR1020090083715A
公开(公告)日：2009-08-04
申请号：KR1020080009681
申请日：2008-01-30
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L21/28052 , H01L29/66545 , H01L21/823443
Abstract: A method of manufacturing the semiconductor device using the silicidation process is provided to prevent the metal silicide layer from being formed in the active area.. A plurality of structures(110) including the conductive layer is formed on the semiconductor substrate(100). The insulating spacer(122) covering the side wall of the conductive layer is formed in both side walls. The interlayer dielectric(132) filling up the space restricted on the semiconductor substrate to form the insulating spacer. The upper side of the conductive layer is exposed in a plurality of structures. The metal silicide layer(144) is formed by the metal silicide layer process from the epi layer.
Abstract translation: 提供了使用硅化工艺制造半导体器件的方法，以防止在有源区域中形成金属硅化物层。在半导体衬底（100）上形成包括导电层的多个结构（110）。 覆盖导电层的侧壁的绝缘间隔物（122）形成在两个侧壁中。 层间电介质（132）填充限制在半导体衬底上的空间以形成绝缘衬垫。 导电层的上侧以多个结构曝光。 金属硅化物层（144）由来自外延层的金属硅化物层工艺形成。
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公开(公告)号：KR1020080042571A
公开(公告)日：2008-05-15
申请号：KR1020060111197
申请日：2006-11-10
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L21/24
Abstract: A method for forming a semiconductor device is provided to prevent a short circuit between gate electrodes by improving surface morphology of a metal silicide. A gate insulating pattern(102a), a gate conductive pattern(104a), and a mask pattern are formed on a semiconductor substrate(100). A metal layer is formed to surround an upper surface and an upper sidewall of the gate conductive pattern. A metal silicide layer is formed on the upper surface and the upper sidewall of the gate conductive pattern by heat-treating the metal layer. The process for forming the metal layer includes a process for forming spacers at the mask pattern and both sides of the gate conductive pattern, a process for forming an interlayer dielectric for covering the mask pattern and the spacers, a process for exposing the mask pattern and the spacers, and a process for exposing the upper surface of the gate conductive pattern and the upper sidewall by etching selectively the exposed mask pattern and upper parts of the spacers.
Abstract translation: 提供了形成半导体器件的方法，以通过改善金属硅化物的表面形态来防止栅电极之间的短路。 在半导体衬底（100）上形成栅极绝缘图案（102a），栅极导电图案（104a）和掩模图案。 形成金属层以包围栅极导电图案的上表面和上侧壁。 通过对金属层进行热处理，在栅极导电图案的上表面和上侧壁上形成金属硅化物层。 用于形成金属层的方法包括在掩模图案和栅极导电图案的两侧形成间隔物的工艺，用于形成用于覆盖掩模图案和间隔物的层间电介质的工艺，用于曝光掩模图案和 间隔物，以及通过选择性地蚀刻暴露的掩模图案和间隔物的上部来暴露栅极导电图案和上侧壁的上表面的工艺。
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公开(公告)号：KR1020080032373A
公开(公告)日：2008-04-15
申请号：KR1020060098021
申请日：2006-10-09
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/42376 , H01L29/4933 , H01L29/4966
Abstract: An MOS transistor having a metal silicide gate electrode, and a method for fabricating the same are provided to keep isolation distance between electrodes wider than conventional technology by forming the gate electrodes having a cross section of trapezoid shape. A device isolation layer(3i) is formed on a semiconductor substrate(1), and defines an activation area(3a). A gate insulating layer(5) is formed on the substrate. A plurality of gate electrodes(45) having a cross section of trapezoid shape crossing the activation area are formed on the substrate. The gate electrodes include a poly-silicon layer(10') and a metal silicide layer(40). A plurality of gate spacers(27) are formed, and cover the sidewalls of the gate electrodes. An interlayer dielectric(30') is formed between the gate electrodes.
Abstract translation: 提供具有金属硅化物栅电极的MOS晶体管及其制造方法，通过形成具有梯形横截面的栅电极，使电极之间的隔离距离比传统技术更宽。 在半导体衬底（1）上形成器件隔离层（3i），并限定激活区域（3a）。 在基板上形成栅极绝缘层（5）。 在基板上形成具有与激活区域交叉的梯形截面的多个栅电极（45）。 栅电极包括多晶硅层（10'）和金属硅化物层（40）。 形成多个栅极间隔物（27），并且覆盖栅电极的侧壁。 在栅电极之间形成层间电介质（30'）。
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公开(公告)号：KR100735524B1
公开(公告)日：2007-07-04
申请号：KR1020060001691
申请日：2006-01-06
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L2924/0002 , H01L2924/00
Abstract: 반도체 소자의 금속 배선 형성 방법이 제공된다. 반도체 소자의 금속 배선 형성 방법은 기판 상에 리세스 영역을 구비한 절연막 패턴을 형성하고, 리세스 영역의 상면, 측벽 및 밑면에 제1 장벽 금속막을 형성하고, 리세스 영역의 상면, 측벽 및 밑면에 형성되되, 절연막 패턴의 상면 위에서보다 리세스 영역의 내벽에서 더 작은 질소 함량을 갖는 TiN막으로 이루어진 제2 장벽 금속막을 형성하고, 리세스 영역의 일부를 채우도록 다마신 배선을 형성하고, 다마신 배선이 채워지지 않은 리세스 영역에 식각 정지막 패턴을 형성하는 것을 포함한다.
금속 배선, 다마신 배선, 식각 정지막Abstract translation: 提供了一种形成半导体器件的金属布线的方法。 用于形成半导体器件的金属布线的方法形成具有衬底，所述顶表面的凹进区域，侧壁和底部，形成的第一金属膜阻挡，上表面的凹部区域，侧壁和底部的上的凹陷区域中的绝缘膜图案 形成，并且形成由具有在内壁比所述凹陷区域更小的氮含量在绝缘膜图案的上表面上，以形成第二金属膜屏障由，以便填充凹陷区是一个部分的TiN膜镶嵌布线， 并且在蚀刻布线未被填充的凹陷区域中形成蚀刻停止膜图案。
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公开(公告)号：KR1020070041134A
公开(公告)日：2007-04-18
申请号：KR1020050096953
申请日：2005-10-14
Applicant: 삼성전자주식회사
IPC: H01L21/24
Abstract: 본 발명은 금속 실리콘화물로 이루어진 반도체 장치의 전극 제조 방법을 제공한다. 본 발명은, 실리콘 기판 상에 금속성 확산방지층을 형성하는 단계; 금속성 확산방지층 상에 코발트층을 형성하는 단계; 코발트층 상에 니켈층을 형성하는 단계; 및 상기 코발트층 및 상기 니켈층이 니켈 코발트 실리콘화물층을 형성하도록 상기 반도체 기판을 어닐링하는 단계를 포함하는 반도체 장치의 전극 제조 방법을 개시한다.
실리콘화물, 실리사이드, 이중층(bilayer), 3성분 실리사이드(ternary silicide)-
Patent Agency Ranking
公开(公告)号：KR1020000039591A
公开(公告)日：2000-07-05
申请号：KR1019980054977
申请日：1998-12-15
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: PURPOSE: A bonding circuit of option pad for a semiconductor memory device is provided to convert a level of source voltage fed from an outside to a level of internal source voltage when the source voltage fed from the outside is higher than the level of internal source voltage. CONSTITUTION: A voltage subtracted threshold voltages of PMOS transistors(P1,P2) from a source voltage(VCC) is hung in a node(A) when the source voltage is fed in a source voltage pad. The voltage within 3V-7V is hung in the node(A) when the voltage within 4V-8V is fed. A voltage fed to a gate of NMOS transistor(N7) is a higher voltage as the threshold voltage or a voltage between a base and an emitter of bipolar transistor than the level of internal source voltage. The reason to feed the higher voltage than the level of internal source voltage is that the internal source voltage is fed to a source of PMOS transistor to compose an inverter(I1). The voltage of node(A) is transmitted to a node(B) as it is when the voltage hung in a drain of NMOS transistor(N7), that is the voltage of node(A), is smaller than a threshold voltage of NMOS transistor(N7) in a control voltage. And the voltage subtracted the threshold voltage of NMOS transistor(N7) from the control voltage is transmitted to the node(B) when the voltage of node(A) is larger.
Abstract translation: 目的：提供一种用于半导体存储器件的选件焊盘的焊接电路，用于当从外部馈送的源电压高于内部源电压的电平时，将从外部馈送的源极电压的电平转换为内部源极电压的电平 。 构成：当源电压馈送在源极电压焊盘中时，源极电压（VCC）的PMOS晶体管（P1，P2）的电压减去的阈值电压被悬挂在节点（A）中。 当馈电4V-8V内的电压时，3V-7V内的电压悬挂在节点（A）中。 馈送到NMOS晶体管（N7）的栅极的电压是阈值电压或双极晶体管的基极和发射极之间的电压比内部源极电压的电压更高的电压。 馈送电压高于内部电源电压的原因是内部源电压被馈送到PMOS晶体管的源极以构成反相器（I1）。 节点（A）的电压就像当NMOS晶体管（N7）的漏极中的电压（也就是节点（A）的电压）小于NMOS的阈值电压时被传送到节点 晶体管（N7）处于控制电压。 并且当节点（A）的电压较大时，从控制电压减去NMOS晶体管（N7）的阈值电压的电压被传输到节点（B）。
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公开(公告)号：KR1019960042950A
公开(公告)日：1996-12-21
申请号：KR1019950011404
申请日：1995-05-10
Applicant: 삼성전자주식회사
Inventor： 김대용
IPC: H01L21/28
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리 장치내의 모오스트랜지스터의 레이아웃에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
금속배선안에 있는 실리콘 노즐현상이 일어나도 한쪽면만 혹은 얇은 틈 사이로 생겨 트랜지스터의 전원공급을 하는데 있어 큰 영향이 미치지 않는 모오스트랜지스터를 제공한다.
3.발명의 해결방법의 요지
활성영역상에 드레인과 소오스가 콘택을 통해 금속성분의 드레인라인과 전원전압라인에 각각 접속되는 모오스트랜지스터를 레이아웃함에 있어서, 중앙에 소정의 간격을 두고 개구부를 가지는 상기 전원전압라인은 상기 활성영역과 상기전원전압이 겹치는 부분의 한쪽면에 위치하게 되도록 배치되는 모오스트랜지스터를 포함한다.
4. 발명의 중요한 용도
반도체 메모리 장치에 사용되는 모오스트랜지스터의 레이아웃에 접합하게 사용된다.-
公开(公告)号：KR102252643B1
公开(公告)日：2021-05-17
申请号：KR1020140141712
申请日：2014-10-20
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 시스템-온-칩에포함된전원경로제어기는시스템-온-칩외부의제1 전원소스및 제2 전원소스에연결된다. 전원경로제어기는, 제1 전원소스와시스템-온-칩내부의메모리코어부사이에배치되는제1 스위치, 제2 전원소스와메모리코어부사이에배치되는제2 스위치, 제1 전원소스로부터공급되는제1 전원전압과제2 전원소스로부터공급되는제2 전원전압을비교하는비교기, 및비교기의비교결과로서제1 전원전압이제2 전원전압보다높은전압레벨을가지는경우메모리코어부에제1 전원전압이공급되도록제1 스위치를활성화하고, 제1 전원전압이제2 전원전압보다낮은전압레벨을가지는경우메모리코어부에제2 전원전압이공급되도록제2 스위치를활성화하는스위치제어부를포함한다.
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公开(公告)号：KR101757748B1
公开(公告)日：2017-07-17
申请号：KR1020110001073
申请日：2011-01-05
Applicant: 삼성전자주식회사
IPC: H01L21/28 , H01L21/336 , H01L29/78
CPC classification number: H01L21/823807 , H01L21/823814
Abstract: 동작특성이개선된반도체장치의제조방법이제공된다. 반도체장치의제조방법의일 태양은제1 영역과제2 영역이정의된기판을제공하고, 제1 영역에제1 게이트와제1 소오스및 드레인영역을형성하고, 제2 영역에제2 게이트와제2 소오스및 드레인영역을형성하고, 제2 소오스및 드레인영역에에피택셜층을형성하고, 제1 소오스및 드레인영역에제1 금속실리사이드층을형성하고, 제1 영역과제2 영역상에층간절연막을형성하고, 층간절연막을관통하여제1 금속실리사이드층및 에피택셜층을각각노출시키는복수의콘택홀을형성하고, 노출된에피택셜층에제2 금속실리사이드층을형성하고, 복수의콘택홀을매립하여제1 및제2 금속실리사이드층과각각접하는복수의콘택을형성하는것을포함한다.
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