公开(公告)号：KR1020090032013A

公开(公告)日：2009-03-31

申请号：KR1020080094181

申请日：2008-09-25

Applicant: 삼성전자주식회사 ,  인피니언 테크놀로지스 아게 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션 ,  어드밴스드 마이크로 디바이시즈, 인코포레이티드 ,  글로벌파운드리즈 싱가포르 피티이 엘티디

Inventor： 박완재 ,  쿠마,카우식아런 ,  린빌,요셉에드워드 ,  리시,안토니데이비드 ,  스리바스타바,라비프라카시 ,  벤트,헤르만빌헬름

IPC: H01L21/027

CPC classification number: H01L21/31116

Abstract: A method of manufacturing the semiconductor integrated circuit device is provided to form the trench of the uniform depth regardless of the line width and to improve the reliability of the semiconductor integrated circuit device. The low insulating layer(110) is formed on the semiconductor substrate(100). The first mask layer pattern(212) and the second mask layer pattern(214) are formed on the low dielectric constant film of the first area. The opening of the second mask layer pattern is broad than the opening of the first mask layer pattern. The first trench(132) and the second trench(142) are formed in the low dielectric constant film by etching process where the first and the second mask layer pattern are used for etching mask. At this time, the etch rate of the first trench is greater than the etch rate of the second trench. The etch rate of the second trench is faster than the etch rate of the first trench.

Abstract translation: 提供制造半导体集成电路器件的方法，以形成均匀深度的沟槽，而与线宽无关，并提高半导体集成电路器件的可靠性。 低绝缘层（110）形成在半导体衬底（100）上。 第一掩模层图案（212）和第二掩模层图案（214）形成在第一区域的低介电常数膜上。 第二掩模层图案的开口宽于第一掩模层图案的开口。 第一沟槽（132）和第二沟槽（142）通过蚀刻工艺形成在低介电常数膜中，其中第一和第二掩模层图案用于蚀刻掩模。 此时，第一沟槽的蚀刻速率大于第二沟槽的蚀刻速率。 第二沟槽的蚀刻速率比第一沟槽的蚀刻速率快。

公开(公告)号：KR1020070035930A

公开(公告)日：2007-04-02

申请号：KR1020060001374

申请日：2006-01-05

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  구자흠 ,  박완재 ,  홍덕호

IPC: H01L21/28

CPC classification number: H01L21/7684 ,  H01L21/76801 ,  H01L21/76802 ,  H01L21/76877

Abstract: 본 발명은 금속 배선 구조를 형성하는 방법에 관한 것으로, 본 발명에 따른 금속 배선 구조를 형성하는 방법은 반도체 기판 위에 제 1 절연층을 형성하고, 제 1 절연층 위에 제 2 절연층을 형성하고, 제 2 절연층과 제 1 절연층을 순차적으로 선택적으로 에칭하여 콘택홀을 정의하고, 제 2 절연층의 위와 콘택홀의 안쪽으로 연장되는 제 1 금속층을 형성하고, 제 1 금속층을 패터닝하여 제2 절연층을 노출시키고, 패턴이 형성된 제 1 금속층을 에칭 마스크로 이용하여, 충분한 시간 동안 제 2절연층을 선택적으로 에칭하여 제 1 전기 절연층을 노출시키고 콘택홀 안의 금속 플러그를 노출시키고, 전도성 충전 물질로 노출된 금속 플러그 안의 심(seam)을 채우고, 전도성 충전 물질로 채워진 노출된 금속 플러그 위에 제 2 금속층을 형성하는 것을 포함하여 구성되며, 백 엔드 프로세스(back-end processing) 공정이 완료된 이후 장치의 수율(yield)을 감소시킬 수 있는 금속 결함(예를 들면, 금속선 단락)을 감소시킬 수 있다.
금속배선 구조, 절연층, 콘택홀

公开(公告)号：KR1020040103553A

公开(公告)日：2004-12-09

申请号：KR1020030034502

申请日：2003-05-29

Applicant: 삼성전자주식회사

Inventor： 박완재 ,  김일구 ,  하상록

IPC: H01L21/28

Abstract: PURPOSE: A single damascene process is provided to enhance the reliability of a semiconductor device by using a hard mask layer having a metal element and etching an interlayer dielectric, twice. CONSTITUTION: An etch-stop layer, an interlayer dielectric(40), and a hard mask layer are sequentially stacked on a semiconductor substrate(10) having a conducting part(20). A hard mask(50a) is formed by patterning the hard mask layer by a photoresist pattern. The first temporary recess region(70b) including the interlayer dielectric having the first thickness is formed by etching the interlayer dielectric. The second temporary recess region for exposing the etch-stop layer is formed by etching the interlayer dielectric having the first thickness.

Abstract translation: 目的：通过使用具有金属元素的硬掩模层和蚀刻层间电介质两次来提供单个镶嵌工艺以增强半导体器件的可靠性。 构成：在具有导电部分（20）的半导体衬底（10）上依次层叠有蚀刻停止层，层间电介质（40）和硬掩模层。 硬掩模（50a）通过用光致抗蚀剂图案图案化硬掩模层而形成。 通过蚀刻层间电介质形成包括具有第一厚度的层间电介质的第一临时凹部区域（70b）。 通过蚀刻具有第一厚度的层间电介质形成用于暴露蚀刻停止层的第二临时凹部区域。

公开(公告)号：KR1020040077311A

公开(公告)日：2004-09-04

申请号：KR1020030012823

申请日：2003-02-28

Applicant: 삼성전자주식회사

Inventor： 장호선 ,  하상록 ,  김일구 ,  박완재

IPC: H01L21/28

Abstract: PURPOSE: A dual damascene method for metal line is provided to prevent generation of undercut by performing a plasma dry-etch process for removing inorganic materials. CONSTITUTION: A diffusion barrier(14) is formed on a lower copper line(12). An inorganic interlayer dielectric(16), an etch-stop layer(18), and an insulating layer having a low dielectric constant are sequentially formed on the diffusion barrier. A via hole(34) is formed by performing an etch process. The via hole is buried by inorganic materials. A trench(30) is formed by performing the etch process. The lower copper line is exposed by removing the inorganic materials and the diffusion barrier from the via hole. In addition, the inorganic materials are removed by a dry-etch method using plasma of source gas including CxFy-gas, oxygen-contained gas, and inert gas.

Abstract translation: 目的：提供用于金属线的双镶嵌方法，以通过执行用于去除无机材料的等离子体干蚀刻工艺来防止产生底切。 构成：在下铜线（12）上形成扩散阻挡层（14）。 在扩散阻挡层上依次形成无机层间电介质（16），蚀刻停止层（18）和具有低介电常数的绝缘层。 通过执行蚀刻工艺形成通孔（34）。 通孔被无机材料掩埋。 通过执行蚀刻工艺形成沟槽（30）。 通过从通孔去除无机材料和扩散阻挡层来暴露下部铜线。 此外，通过使用包括C x F y，气体和惰性气体的源气体的等离子体的干蚀刻方法除去无机材料。

公开(公告)号：KR100374642B1

公开(公告)日：2003-03-04

申请号：KR1020000071033

申请日：2000-11-27

Applicant: 삼성전자주식회사

Inventor： 박완재 ,  민경진 ,  전정식

IPC: H01L21/316

CPC classification number: H01L21/31144 ,  H01L21/02126 ,  H01L21/02164 ,  H01L21/02222 ,  H01L21/02282 ,  H01L21/02326 ,  H01L21/02337 ,  H01L21/31138 ,  H01L21/3125 ,  H01L21/76837

Abstract: 본 발명은 보이드 또는 크랙이 발생되지 않게 도전 라인 사이의 갭을 채울 수 있는 반도체 소자의 층간절연막 형성방법을 개시한다. 본 발명은 먼저, 반도체 기판 상에 도전 라인을 형성한다. 이어서, 상기 도전 라인이 형성된 결과물 상에 폴리실라잔 계열의 SOG막을 도포한다. 다음에, 폴리실라잔 계열의 상기 SOG막을 베이크한다. 이어서, C/F의 비가 0.5 이상이고 실리콘 질화막에 대한 SOG막의 식각선택비가 10 이상인 CF계 가스를 이용하여 상기 도전 라인의 상부가 노출될 때까지 폴리실라잔 계열의 상기 SOG막을 에치백한다. 이어서, 상기 에치백 후 남아있는 폴리실라잔 계열의 상기 SOG막을 열처리하여 층간절연막인 실리콘 산화막을 형성한다.

Abstract translation: 形成半导体器件的层间介电层的方法包括填充导线之间的间隙而不产生空隙或裂缝。 在形成半导体器件的层间介电层的方法中，在半导体衬底上形成导线。 聚硅氮烷族SOG层沉积在其上形成有导电线的半导体衬底上。 使用具有高C至F比率的CF族气体对聚硅氮烷族SOG层进行烘焙并回蚀直至导电线的上部暴露，导致SOG层与氮化硅层的高蚀刻选择比 。 用作层间电介质层的氧化硅层通过热处理在回蚀工艺之后剩余的聚硅氮烷族SOG层而形成。

公开(公告)号：KR100366634B1

公开(公告)日：2003-01-09

申请号：KR1020000063438

申请日：2000-10-27

Applicant: 삼성전자주식회사

Inventor： 박완재 ,  민경진 ,  전정식

IPC: H01L21/28

CPC classification number: H01L27/10894 ,  H01L21/76897 ,  H01L21/823425 ,  H01L21/823475 ,  H01L27/10873

Abstract: A self-aligned contact hole is formed in a cell area of a semiconductor device, and then a polysilicon layer is formed on both the cell area and a peripheral circuit area. A first etch back process is performed using a reactant etching gas, such as Cl2 gas, having a high etching rate with respect to the polysilicon layer. This first etch back process on the polysilicon layer is stopped before exposing the top surface of a capping layer in the peripheral circuit area, thereby leaving a thin polysilicon film on the capping layer. A second etch back process is then performed to form a polysilicon node filling the self-aligned contact hole in the cell area. In the second etch back process, an etching reactant gas, such as HBr gas, is used, which has a high etching selectivity of polysilicon with respect to the capping layer.

Abstract translation: 在半导体器件的单元区域中形成自对准接触孔，然后在单元区域和外围电路区域上形成多晶硅层。 使用相对于多晶硅层具有高蚀刻速率的诸如Cl 2气体的反应物蚀刻气体来执行第一回蚀工艺。 在暴露外围电路区域中的覆盖层的顶表面之前停止对多晶硅层的该第一回蚀工艺，由此在覆盖层上留下薄多晶硅膜。 然后执行第二回蚀刻工艺以形成填充单元区域中的自对准接触孔的多晶硅节点。 在第二回蚀工艺中，使用诸如HBr气体的蚀刻反应气体，其相对于覆盖层具有多晶硅的高蚀刻选择性。

公开(公告)号：KR1020020033954A

公开(公告)日：2002-05-08

申请号：KR1020000064219

申请日：2000-10-31

Applicant: 삼성전자주식회사

Inventor： 김지수 ,  박완재 ,  추창웅 ,  서상훈

IPC: H01L21/3213

CPC classification number: H01L21/76897 ,  H01L21/0332 ,  H01L21/31116 ,  H01L21/31122 ,  H01L21/31144 ,  H01L21/32139

Abstract: PURPOSE: A method for fabricating a conductive line of a semiconductor device using an aluminum oxide layer as a hard mask is provided to prevent an electrical short-circuit phenomenon of the conductive line like a gate line or bit line, by using the aluminum oxide layer as the hard mask such that the aluminum oxide layer has high etch selectivity with a silicon nitride layer as a capping insulation layer. CONSTITUTION: A conductive layer, the capping insulation layer, the aluminum oxide layer and an anti-reflective coating(ARC) are sequentially formed on a semiconductor substrate(100). Photoresist is applied on the ARC, and an exposure/developing process is performed to form a photoresist pattern. The ARC and the aluminum oxide layer are anisotropically dry-etched to form an ARC pattern and an aluminum oxide layer pattern(106a) by using the photoresist pattern as a mask. The photoresist pattern is removed. The capping insulation layer is anisotropically dry-etched to form a capping insulation layer pattern(104a) by using the ARC pattern and the aluminum oxide layer pattern as a mask. The conductive layer is anisotropically dry-etched to form a conductive layer pattern(102a) by using the aluminum oxide layer pattern and the capping insulation layer pattern as a mask.

Abstract translation: 目的：提供一种使用氧化铝层作为硬掩模的半导体器件的导线的制造方法，以通过使用氧化铝层来防止导线的电短路现象，如栅极线或位线 作为硬掩模，使得氧化铝层与氮化硅层作为封端绝缘层具有高蚀刻选择性。 构成：在半导体衬底（100）上依次形成导电层，封盖绝缘层，氧化铝层和抗反射涂层（ARC）。 将光刻胶施加在ARC上，并进行曝光/显影处理以形成光致抗蚀剂图案。 通过使用光致抗蚀剂图案作为掩模，ARC和氧化铝层被各向异性地干蚀刻以形成ARC图案和氧化铝层图案（106a）。 去除光致抗蚀剂图案。 通过使用ARC图案和氧化铝层图案作为掩模，对各封口绝缘层进行各向异性干蚀刻以形成封盖绝缘层图案（104a）。 通过使用氧化铝层图案和封盖绝缘层图案作为掩模，对各导电层进行各向异性干蚀刻以形成导电层图案（102a）。

公开(公告)号：KR1020010036460A

公开(公告)日：2001-05-07

申请号：KR1019990043485

申请日：1999-10-08

Applicant: 삼성전자주식회사

Inventor： 신경섭 ,  정상섭 ,  안태혁 ,  박완재 ,  김지수

IPC: H01L27/108

Abstract: PURPOSE: A method for manufacturing a cylindrical capacitor of a semiconductor device is provided to make the cylindrical capacitor on a substrate have uniform capacitance, by making cylindrical lower electrodes have uniform heights, and by making an upper surface of the cylindrical lower electrode have a round profile. CONSTITUTION: A lower electrode structure layer(80A) is formed which has an opening defining a cylindrical lower electrode(100A) on a substrate(10) having a transistor(20). A lower electrode layer is formed along a front surface of the lower electrode structure layer by a self-align method, wherein the lower electrode layer formed in the opening becomes a cylindrical type. An upper insulating layer(10) is formed on the lower electrode layer. An etch-back process is performed on a condition that etch selectivity of the lower electrode layer to the upper insulating layer and the lower electrode structure layer is more than 1:1, so that the cylindrical lower electrode of which an upper surface has a round profile is formed. The upper insulating and the lower electrode layer remaining on inner and outer sidewalls of the cylindrical lower electrode are eliminated to complete the cylindrical lower electrode. A dielectric layer and an upper electrode are formed on the entire structure having the cylindrical lower electrode.

Abstract translation: 目的：提供一种制造半导体器件的圆柱形电容器的方法，通过使圆柱形下电极具有均匀的高度，通过使圆柱形下电极的上表面具有圆形，从而使基板上的圆柱形电容器具有均匀的电容 个人资料。 构成：形成下电极结构层（80A），其具有在具有晶体管（20）的衬底（10）上限定圆柱形下电极（100A）的开口。 通过自对准方法沿着下电极结构层的前表面形成下电极层，其中形成在开口中的下电极层变为圆柱型。 在下电极层上形成上绝缘层（10）。 在下电极层对上绝缘层和下电极结构层的蚀刻选择性大于1:1的条件下进行回蚀工艺，使得其上表面具有圆形的圆柱形下电极 形状。 残留在圆筒形下电极的内壁和外侧壁上的上绝缘层和下电极层被去除以完成圆柱形下电极。 在具有圆柱形下电极的整个结构上形成电介质层和上电极。

公开(公告)号：KR1019990071166A

公开(公告)日：1999-09-15

申请号：KR1019980006478

申请日：1998-02-27

Applicant: 삼성전자주식회사

Inventor： 박완재 ,  전정식 ,  안태혁

IPC: H01L21/306

Abstract: 본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 2단계의 식각 공정으로 하부 물질층을 식각하는 반도체 소자 제조를 위한 식각 방법에 관한 것이다. 반도체 기판 상에 하부 물질층을 형성하고, 포토레지스트 패턴을 그 상부에 형성한다. 상기 하부 물질층을 포토레지스트 식각율에 대한 하부 물질층의 식각율의 비가 낮고, 식각 부산물이 상기 포토레지스트 패턴에 잘 흡착되지 않는 조건, 즉 플루오린에 비하여 카본의 비율이 낮은 식각 가스로 1차 식각한다. 1차 식각된 하부 물질층을 포토레지스트 식각율에 대한 하부 물질층의 식각율의 비가 높은 조건, 즉 플루오린에 비하여 카본의 비율이 높은 식각 가스로 2차 식각한다. 이때, 1차 식각 및 2차 식각은 하나의 챔버 내에서 순차적으로 행한한다 (인시튜 공정).

公开(公告)号：KR1019980075147A

公开(公告)日：1998-11-16

申请号：KR1019970011261

申请日：1997-03-28

Applicant: 삼성전자주식회사

Inventor： 박완재

IPC: H01L21/027

Abstract: 본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 포토레지스트 패턴을 이용하여 게이트 전극 측벽에 실리콘 나이트라이드 스페이서를 형성하는 방법에 관한 것이다. 본 발명에 의한 실리콘 나이트라이드 스페이서 형성방법은, 반도체 기판 상에 전극을 형성하는 공정, 전극이 형성되어 있는 결과물 기판 전면에 실리콘 나이트라이드막을 형성하는 공정, 실리콘 나이트라이드막 상에, 전극 상부와 전극의 측벽에 형성되어 있는 실리콘 나이트라이드막을 덮는 모양의 포토레지스트 패턴을 형성하는 공정, 및 포토레지스트 패턴을 마스크로 하여 노출된 실리콘 나이트라이드막을 식각하는 공정을 구비한다.