公开(公告)号：KR100446306B1

公开(公告)日：2004-09-01

申请号：KR1020020051194

申请日：2002-08-28

Applicant: 삼성전자주식회사

Inventor： 박철홍 ,  유문현 ,  김유현 ,  김동현 ,  최수한

IPC: H01L21/027

CPC classification number: G03F1/30 ,  G03F1/32 ,  G03F1/70 ,  G03F7/70466

Abstract: 교번형 위상 반전 마스크와 하프톤 위상 반전 트림 마스크를 포함하는 고집적 회로 소자 제조용 마스크 세트가 제공된다. 교번형 위상 반전 마스크는 소멸 간섭을 일으킬 수 있도록 인접 배치된 서로 다른 위상의 위상 반전 영역 2개로 이루어져 액세스 배선을 정의하는 위상 반전 영역 쌍과 상기 위상 반전 영역 쌍을 정의하도록 투명 기판 상에 형성된 제1 불투명 패턴을 포함한다. 하프톤 위상 반전 트림 마스크는 투명 기판 상에 형성되어 액세스 배선이 지워지는 것을 방지하는 제2 불투명 패턴과 상기 액세스 배선과 연결되는 패스 배선을 정의하는 하프톤 패턴을 포함한다. 본 발명에 따른 마스크 세트를 사용할 경우 최소 선폭의 배선을 우수한 프로파일로 형성할 수 있다. 본 발명에 따른 마스크 세트의 레이아웃 생성 방법, 그 제조 방법 및 이를 이용한 고집적 회로 소자 제조 방법 또한 제공된다.

Abstract translation: 提供了一种创建包括交替相移掩模（APSM）和半色调相移调整掩模（HPSTM）的一组掩模的布局的方法。 APSM包括第一和第二相移区域以及第一不透明图案。 第一和第二相移区域彼此相邻设置并且具有用于产生相消干涉的不同相位。 此外，第一和第二相移区域限定了接入互连线。 第一不透明图案形成在透明基板上以限定第一和第二相移区域。 HPSTM在透明基材上包括第二不透明图案和半色调图案。 第二不透明图案防止访问互连线被擦除。 半色调图案限定连接到接入互连线的通过互连线。

公开(公告)号：KR1020020078882A

公开(公告)日：2002-10-19

申请号：KR1020010019151

申请日：2001-04-11

Applicant: 삼성전자주식회사

Inventor： 박철홍

IPC: H01L21/027

CPC classification number: G03F1/36 ,  G03F1/50

Abstract: PURPOSE: A transmittance adjustment mask is provided to fabricate uniform critical dimension of a dense pattern and an isolated pattern formed on a wafer, by equally controlling the light intensity corresponding to an edge in a dense feature and the light intensity corresponding to an edge in an isolated feature. CONSTITUTION: A pattern corresponding to an integrated circuit is transcribed from a mask to a semiconductor substrate(10) by using an exposure apparatus. A plurality of features include at least one edge, corresponding to circuit elements for forming the integrated circuit on the mask and having a predetermined minimum dimension. At least one half-transparent dummy feature(14) is formed in parallel with the isolated edge(12a) in a position separated from the isolated edge by a predetermined distance so that the light intensity of a portion corresponding to the dense edge of the features is almost the same as the light intensity of a portion corresponding to the isolated edge.

Abstract translation: 目的：提供透光率调节掩模，以通过等同地控制对应于致密特征中的边缘的光强度和对应于边缘的光强度来制造致密图案和形成在晶片上的隔离图案的均匀临界尺寸 隔离功能。 构成：通过使用曝光装置，将从集成电路对应的图案从掩模转印到半导体衬底（10）。 多个特征包括至少一个边缘，对应于用于在掩模上形成集成电路并具有预定最小尺寸的电路元件。 至少一个半透明虚拟特征（14）与隔离边缘（12a）平行地形成在与隔离边缘分离预定距离的位置，使得与特征的密集边缘对应的部分的光强度 几乎与对应于孤立边缘的部分的光强度相同。

公开(公告)号：KR1020020059560A

公开(公告)日：2002-07-13

申请号：KR1020010001019

申请日：2001-01-08

Applicant: 삼성전자주식회사

Inventor： 공은엽 ,  전준영 ,  손해정 ,  박철홍

IPC: H01L23/50

CPC classification number: H01L25/105 ,  H01L2224/32145 ,  H01L2224/32245 ,  H01L2224/48091 ,  H01L2224/4826 ,  H01L2224/73215 ,  H01L2225/1005 ,  H01L2225/1029 ,  H01L2225/107 ,  H01L2924/181 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

Abstract: PURPOSE: A highly integrated package memory device, a memory module using the same and a method for controlling the memory module are provided to reduce the heat generated by simultaneously operating two chips. CONSTITUTION: The memory devices(12-1,12-2,12-3,12-4) are installed on a front surface of the memory module and the memory devices(22-1,22-2,22-3,22-4) are installed on a back surface of the memory module. The upper chips of respective memory devices installed on the front and the back surface of the memory module are simultaneously operated by a chip selection signal(CSB0) and a clock enable signal(CKE0). The lower chips of respective memory devices installed on the front and the back surface of the memory module are simultaneously operated by the chip selection signal(CSB1) and the clock enable signal(CKE1). Because the 8 bits data is inputted/output from respective memory devices, the total 64 bits data is inputted/output. Two chips of respective memory devices are not simultaneously operated but separately operated by dividing into the upper and the lower chip of the front and the back surface.

Abstract translation: 目的：提供高度集成的封装存储器件，使用其的存储器模块和用于控制存储器模块的方法，以减少同时操作两个芯片所产生的热量。 构成：存储器件（12-1,12-2,12-3,12-4）安装在存储器模块的前表面上，存储器件（22-1,22-2,22-3,22 -4）安装在存储器模块的后表面上。 通过芯片选择信号（CSB0）和时钟使能信号（CKE0）同时操作安装在存储器模块的前表面和后表面上的各个存储器件的上部芯片。 通过芯片选择信号（CSB1）和时钟使能信号（CKE1）同时操作安装在存储器模块的前表面和后表面上的各个存储器件的下部芯片。 由于8位数据是从各个存储器件输入/输出的，因此输入/输出总共64位数据。 各个存储器件的两个芯片不是同时操作的，而是通过分成前表面和后表面的上芯片和下芯片分开操作。

公开(公告)号：KR100343149B1

公开(公告)日：2002-07-05

申请号：KR1020000049647

申请日：2000-08-25

Applicant: 삼성전자주식회사

Inventor： 전준영 ,  박철홍 ,  김규중

IPC: G11C5/02

Abstract: 메모리 모듈의 면적 및 높이를 증가시키지 않으면서 두 배의 밀도를 갖는 메모리 모듈이 개시된다. 상기 메모리 모듈은 제 1뱅크, 제 2 뱅크 및 로직 디바이스를 구비한다. 상기 메모리 모듈의 인쇄회로 기판에는 패키지된 복수의 반도체 메모리장치가 장착되며, 상기 제 1뱅크는 상기 복수의 메모리 장치들의 일부로 구성되고, 상기 제 2뱅크는 상기 복수의 메모리 장치들의 나머지로 구성된다. 상기 로직디바이스는 메모리 컨트롤러로부터 수신되는 뱅크선택신호 및 제어신호들에 응답하여 상기 제 1뱅크 또는 상기 제 2뱅크를 선택적으로 활성화시키며, 상기 제어신호들의 하나는 로우 어드레스를 스트로브하기 위한 제 1제어신호이고 상기 제어신호들의 다른 하나는 컬럼 어드레스를 스트로브하기 위한 제 2제어신호이다. 바람직하게는 상기 로직 디바이스는 상기 제 1제어신호가 제 1상태가 되고 상기 제 2제어신호가 제 2상태가 되고 상기 뱅크선택신호가 상기 제 2상태가 되는 경우에는 상기 제 2뱅크를 활성화시키며, 상기 제 1제어신호가 상기 제 1상태가 되고 상기 제 2제어신호가 상기 제 2상태가 되고 상기 뱅크선택신호가 상기 제 1상태가 되는 경우에는 상기 제 1뱅크를 활성화시킨다. 바람직하게는 상기 복수의 메모리장치들의 패키지는 sTSOP 또는 CSP 또는 패키지의 길이와 폭이 유사한 플라스틱이다.

公开(公告)号：KR1019990057716A

公开(公告)日：1999-07-15

申请号：KR1019970077788

申请日：1997-12-30

Applicant: 삼성전자주식회사

Inventor： 박철홍 ,  강상석 ,  주재훈 ,  최진기

IPC: H01L27/108

Abstract: 본 발명은 스토리지 전극의 유효면적을 크게하여 커패시터의 용량을 증가시키는 반도체 메모리 소자의 커패시터 및 이의 제조 방법을 개시한다. 상기 반도체 메모리 소자는 반도체 기판 상에 형성된 패드층, 상기 패드층이 형성된 반도체 기판 상에 절연 물질로 형성되면서 상기 패드층을 노출시키는 하나 이상의 개구부를 갖는 층간 절연층, 및 상기 개구부를 통해 상기 패드층과 전기적으로 연결되고 서로 소정 간격 이격된 하나 이상의 패턴들로 형성된 스토리지 전극을 포함한다.

公开(公告)号：KR1019990039592A

公开(公告)日：1999-06-05

申请号：KR1019970059741

申请日：1997-11-13

Applicant: 삼성전자주식회사

Inventor： 박철홍 ,  김부진 ,  최창주 ,  강상석

IPC: H03K17/00

Abstract: 본 발명은 동작 오류를 방지하기 위한 래치회로를 개시한다. 이는 제 1 회로부, 하나 이상의 제 1 모스 트랜지스터를 포함하고 상기 제 1 회로부에서 출력된 신호가 상기 제 1 모스 트랜지스터의 게이트로 입력되고 그 출력 신호는 상기 제 1 회로부의 입력단으로 피드백하는 제 2 회로부, 하나 이상의 제 2 모스 트랜지스터를 포함하고 상기 제 1 회로부에서 출력된 신호가 상기 제 2 모스 트랜지스터의 게이트로 입력되는 제 3 회로부를 구비하는 래치 회로에 있어서, 상기 제 1 모스 트랜지스터의 게이트와 상기 제 2 모스 트랜지스터의 게이트는 동일한 물질로 연결된다.

公开(公告)号：KR1019980083993A

公开(公告)日：1998-12-05

申请号：KR1019970019549

申请日：1997-05-20

Applicant: 삼성전자주식회사

Inventor： 강복문 ,  이준희 ,  박철홍

IPC: G11C8/00

Abstract: 멀티 뱅크 제어 장치 및 멀티 뱅크 제어 장치를 구비한 메모리 모듈이 개시된다. 이 멀티 뱅크 제어 장치를 구비한 메모리 모듈은, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 상위 어드레스를 입력으로 하는 메모리 모듈에 있어서, 복수 개의 메모리 뱅크들로 이루어진 상위 뱅크들, 복수 개의 메모리 뱅크들로 이루어진 하위 뱅크들, 및 로우 어드레스 스트로브 신호, 상위 어드레스 신호 및 칼럼 어드레스 스트로브 신호에 응답하여 상위 뱅크들 또는 하위 뱅크들을 활성화시키는 멀티 뱅크 제어 장치를 구비한다.

公开(公告)号：KR1020150120265A

公开(公告)日：2015-10-27

申请号：KR1020140101215

申请日：2014-08-06

Applicant: 삼성전자주식회사

Inventor： 박철홍 ,  백상훈 ,  김수현 ,  백경윤 ,  안성욱 ,  오상규 ,  정승재

IPC: G06F17/50

Abstract: 집적회로의스케일링을향상시킬수 있는부분적인회로레이아웃을이용함으로써, 집적회로의스케일링-다운을이룰수 있는집적회로설계방법을제공하는것이다. 상기집적회로설계방법은스케일링강화회로레이아웃을포함하는데이터파일을받고, 디자인룰과상기데이터파일을이용하여, 제1 표준셀 레이아웃을설계하는것을포함하되, 상기스케일링강화회로레이아웃은디자인룰 위배층(design rule violation layer)을포함하고, 상기제1 표준셀 레이아웃을설계하는것은상기데이터파일을이용하여, 상기제1 표준셀 레이아웃의제1 영역을설계하고, 상기디자인룰을이용하여, 상기제1 표준셀 레이아웃의제2 영역을설계하는것을포함한다.

Abstract translation: 本发明提供了一种用于设计能够通过使用改善集成电路的缩放的部分电路布局来缩小集成电路的集成电路的方法。 设计集成电路的方法接收具有缩放加强电路布局的数据文件，并通过使用设计规则和数据文件来设计第一标准单元布局。 缩放加强电路布局包括设计规则违反层。 设计第一个标准单元布局通过使用数据文件来设计第一个标准单元布局，并使用设计规则设计第一个标准单元布局的第二个区域。

公开(公告)号：KR1020150033417A

公开(公告)日：2015-04-01

申请号：KR1020130113410

申请日：2013-09-24

Applicant: 삼성전자주식회사

Inventor： 전수연 ,  센구프타,르윅 ,  박철홍 ,  천관영 ,  이유선 ,  이현종

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11807 ,  H01L27/0207 ,  H01L2027/11861 ,  H01L2027/11881 ,  H01L21/28273 ,  H01L21/76205 ,  H01L21/76877 ,  H01L21/823892

Abstract: 반도체소자가제공된다. 복수의로직셀들이제공되는기판및 상기기판상에제공되고제 1 방향으로연장하는복수의활성부분들이제공된다. 상기제 1 방향과교차하는제 2 방향으로연장하고, 교대로배치되는콘택들및 게이트구조체들, 및상기복수의로직셀들의경계를따라제 1 방향으로연장하는공통도전라인이제공된다. 상기콘택들중 적어도하나는상기공통도전라인과비아를사이에두고연결되고, 상기콘택들각각은복수의활성부분들과교차한다. 상기콘택들의단부들은상기제 1 방향을따라서로얼라인된다.

Abstract translation: 提供一种半导体器件。 提供了其中设置有多个逻辑单元的基板，以及设置在基板上并沿第一方向延伸的多个有源部分。 提供了沿与第一方向交叉的第二方向延伸的接触和栅极结构，并且沿着多个逻辑单元的边界在第一方向上延伸的公共导电线。 在共用导线和通孔插入时，至少一个触头连接，并且每个触点跨过多个有效部分。 触点的端部沿着第一方向彼此对准。

公开(公告)号：KR1020060054888A

公开(公告)日：2006-05-23

申请号：KR1020040093731

申请日：2004-11-16

Applicant: 삼성전자주식회사

Inventor： 박철홍 ,  강상석

IPC: G11C29/00

CPC classification number: G11C29/56004 ,  G11C29/56 ,  G11C2029/5602 ,  G11C29/10 ,  G11C29/56012

Abstract: A test apparatus for a semiconductor memory device applies a test input pattern to the semiconductor memory device to produce a test output pattern. The test apparatus compares the test output pattern to an expected output pattern using a plurality of comparators to determine whether the semiconductor memory device is defective. The plurality of comparators are respectively controlled by a respective plurality of strobe signals having relative phase delays so that the test output pattern is compared to the expected output pattern at different times.