公开(公告)号：KR1019940002942A

公开(公告)日：1994-02-19

申请号：KR1019920012174

申请日：1992-07-08

Applicant: 삼성전자주식회사

Inventor： 현창석 ,  박형무 ,  이태우 ,  박동건

IPC: H01L21/28

Abstract: 반도체 제조장치에 있어, 종래의 콘택 형성방법은 사진공정에 의하여 콘택패턴을 형성한후 식각공정을 거쳐야만 원하는 콘택을 만들 수 있었던 것에 반해, 본 발명은 셀프-얼라인 (self-Align)방식에 의하여 반도체 제조공정중에 생긴 패턴과 위상(Topology) 및 식각률(Etch Rate)이 다른 절연막질을 이용하여 사진식각공정을 거치지않고 스페이서 엣치공정만으로 콘택을 형성할 수 있게 되어 0.5㎛리소그라피 기술의 어려움과 사진식각공정상의 문제점, 예컨데 정렬불량, 콘택홀 불량, 포커스 불량등을 해결할수 있을 뿐 아니라 사진식각 공정시 문제시 되었던 콘택의 광학적 한계를 개선하여 고집적 소자의 스몰 사이즈 콘택을 형성할 수 있게 된다.

公开(公告)号：KR1020110093434A

公开(公告)日：2011-08-18

申请号：KR1020100013480

申请日：2010-02-12

Applicant: 삼성전자주식회사

Inventor： 곽근호 ,  박형무

IPC: H01L27/11 ,  H01L21/8244

CPC classification number: H01L27/0207 ,  H01L27/11 ,  H01L27/1104

Abstract: PURPOSE: A semiconductor cell structure, a semiconductor device with the semiconductor cell structure, and a semiconductor module with the semiconductor device are provided to use unit cells which have a uniform alignment relation in a semiconductor cell structure, thereby enhancing electrical features. CONSTITUTION: First and second dummy patterns(42,44,46,48) are expanded from first and second gate patterns. The first and second dummy patterns contact second ends respectively. The first and second dummy patterns are in parallel each other. Second ends are orthogonal to first ends. A first conductive pattern(94) makes a straight line with the first and second dummy patterns. The first conductive pattern is arranged among first to fourth gate patterns.

Abstract translation: 目的：提供半导体单元结构，具有半导体单元结构的半导体器件和具有半导体器件的半导体模块，以使用在半导体单元结构中具有均匀取向关系的单位单元，从而增强电气特征。 构成：第一和第二虚拟图案（42,44,46,48）从第一和第二栅极图案扩展。 第一和第二虚拟图案分别与第二端接触。 第一和第二虚拟图案彼此平行。 第二端与第一端正交。 第一导电图案（94）与第一和第二虚拟图案形成直线。 第一导电图案设置在第一至第四栅极图案之间。

公开(公告)号：KR100893939B1

公开(公告)日：2009-04-21

申请号：KR1020070016525

申请日：2007-02-16

Applicant: 삼성전자주식회사

Inventor： 이재현 ,  박형무

IPC: H01L21/60 ,  H01L23/48 ,  H01L23/58

CPC classification number: H01L24/05 ,  H01L24/03 ,  H01L2224/05006 ,  H01L2224/05083 ,  H01L2224/05567 ,  H01L2224/05572 ,  H01L2224/05624 ,  H01L2224/06102 ,  H01L2224/85375 ,  H01L2924/0002 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01019 ,  H01L2924/01022 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01073 ,  H01L2924/04941 ,  H01L2924/04953 ,  H01L2924/05042 ,  H01L2924/00014 ,  H01L2224/05552

Abstract: 본딩 패드 구조체를 갖는 전자 장치 및 그 제조방법을 제공한다. 상기 전자 장치는 기판 상에 제공된 하부 절연막을 포함한다. 상기 하부 절연막을 관통하는 제1 본딩 패드들이 제공된다. 상기 제1 본딩 패드들 주위의 상기 하부 절연막 상에 상부 절연막이 제공된다. 상기 상부 절연막 및 상기 하부 절연막을 차례로 관통하며 상기 제1 본딩 패드들과 이격되고 상기 제1 본딩 패드들 보다 높은 레벨에 위치하는 상부면을 갖는 제2 본딩 패드들이 제공된다.

公开(公告)号：KR1020080076508A

公开(公告)日：2008-08-20

申请号：KR1020070016525

申请日：2007-02-16

Applicant: 삼성전자주식회사

Inventor： 이재현 ,  박형무

IPC: H01L21/60 ,  H01L23/48 ,  H01L23/58

CPC classification number: H01L24/05 ,  H01L24/03 ,  H01L2224/05006 ,  H01L2224/05083 ,  H01L2224/05567 ,  H01L2224/05572 ,  H01L2224/05624 ,  H01L2224/06102 ,  H01L2224/85375 ,  H01L2924/0002 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01019 ,  H01L2924/01022 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01073 ,  H01L2924/04941 ,  H01L2924/04953 ,  H01L2924/05042 ,  H01L2924/00014 ,  H01L2224/05552

Abstract: An electronic device having a bonding pad structure and a fabricating method thereof are provided to reduce its size by minimizing a plane area of a bonding pad. A first bonding pad(125) is formed on an upper surface of a substrate(100). A second bonding pad(135) is formed apart from the first bonding pad. The second bonding pad has an upper surface which is positioned at a level higher than the level of the first bonding pad. The second bonding pad includes a first region positioned at a level corresponding to the level of the first bonding pad and a second region positioned at a level higher than the level of the first bonding pad. The width of the second region is larger than the width of the first region.

Abstract translation: 提供具有接合焊盘结构的电子器件及其制造方法，以通过使接合焊盘的平面面积最小化来减小其尺寸。 在基板（100）的上表面上形成第一焊盘（125）。 第二接合焊盘（135）与第一接合焊盘分开形成。 第二焊盘具有位于比第一焊盘的高度高的高度的上表面。 第二接合焊盘包括位于与第一接合焊盘的电平相对应的电平的第一区域和位于比第一接合焊盘的电平高的电平的第二区域。 第二区域的宽度大于第一区域的宽度。

公开(公告)号：KR100482364B1

公开(公告)日：2005-09-05

申请号：KR1019970081594

申请日：1997-12-31

Applicant: 삼성전자주식회사

Inventor： 박형무 ,  안경호 ,  최치영

IPC: H01L21/768

Abstract: 본 발명에 의한 반도체 소자의 다층 패드 및 그 제조방법에 관한 것이다. 본 발명에 의한 상기 다층 패드는 반도체 기판 상의 소정 부분에 형성된 하부 도전성 패드와, 상기 하부 도전성 패드를 포함한 상기 기판 상에 형성되며, 상기 하부 도전성 패드의 표면이 소정 부분 노출되도록 와이드 비어 홀이 구비된 층간 절연막 및 도전성막을 사이에 두고 상기 하부 도전성 패드와 연결되도록 와이드 비어 홀을 포함한 상기 층간 절연막 상의 소정 부분에 형성된 상부 도전성 패드로 이루어진다. 본 발명에 의하면, 상부 도전성 패드 자체의 두께가 그 하부에 형성된 도전성막의 두께 만큼 더 두꺼워진 효과를 얻을 수 있게 되므로, 웨이퍼 프로빙시 또는 와이어 본딩시에 도전성 패드에 스트레스가 가해지더라도 도전성 패드에 크랙이 발생하는 것을 막을 수 있게 된다.

公开(公告)号：KR1020040022565A

公开(公告)日：2004-03-16

申请号：KR1020020054168

申请日：2002-09-09

Applicant: 삼성전자주식회사

Inventor： 박형무 ,  노재윤

IPC: H01L21/8232

Abstract: PURPOSE: A method for fabricating a transistor of a semiconductor device is provided to prevent a punch-through phenomenon by recessing the upper surface of a semiconductor substrate having a channel so that the lower surface of a gate oxide layer becomes lower than the upper surface of a junction region. CONSTITUTION: A shallow trench having a recessed upper surface is formed in a predetermined region of the semiconductor substrate(100). A gate pattern is formed on the shallow trench. An impurity region is formed in the semiconductor substrate in the periphery of the gate pattern. The semiconductor substrate under the gate pattern is lower than the upper surface of the impurity region.

Abstract translation: 目的：提供一种用于制造半导体器件的晶体管的方法，以通过使具有沟道的半导体衬底的上表面凹陷来防止穿通现象，使得栅极氧化物层的下表面变得低于 连接区域。 构成：在半导体衬底（100）的预定区域中形成具有凹陷的上表面的浅沟槽。 在浅沟槽上形成栅极图案。 在栅极图案的外围的半导体衬底中形成杂质区。 栅极图案下的半导体衬底低于杂质区的上表​​面。

公开(公告)号：KR1020040021775A

公开(公告)日：2004-03-11

申请号：KR1020020053122

申请日：2002-09-04

Applicant: 삼성전자주식회사

Inventor： 박호우 ,  박형무

IPC: H01L29/78

CPC classification number: H01L21/26586 ,  H01L21/28114 ,  H01L21/823857 ,  H01L29/42376

Abstract: PURPOSE: A method for forming a semiconductor transistor is provided to be capable of forming a lightly doped region and a heavily doped region by using a single notched gate pattern. CONSTITUTION: A notched gate pattern(155) having a relatively wide upper width is formed on a semiconductor substrate(100). By performing tilt ion-implantation processing using the notched gate pattern(155), a lightly doped impurity region(200) is formed in the substrate. A heavily doped impurity region is formed in the substrate by performing vertical ion-implantation processing using the notched gate pattern(155).

Abstract translation: 目的：提供一种用于形成半导体晶体管的方法，其能够通过使用单个缺口栅极图案形成轻掺杂区域和重掺杂区域。 构成：在半导体衬底（100）上形成具有较宽上宽度的缺口栅极图案（155）。 通过使用缺口栅极图案（155）进行倾斜离子注入处理，在衬底中形成轻掺杂杂质区（200）。 通过使用缺口栅极图案（155）进行垂直离子注入处理，在衬底中形成重掺杂杂质区。

公开(公告)号：KR100393216B1

公开(公告)日：2003-07-31

申请号：KR1020010008139

申请日：2001-02-19

Applicant: 삼성전자주식회사

Inventor： 황성만 ,  박형무 ,  맹동조 ,  이혜령 ,  박호우

IPC: H01L29/78

CPC classification number: H01L21/823835 ,  H01L21/823814 ,  H01L21/823864

Abstract: In a method of fabricating a metal oxide semiconductor (MOS) transistor with a lightly doped drain (LDD) structure without spacers, gate electrodes and spacers are formed on a semiconductor substrate. A high density source/drain region is formed using the gate electrodes and the spacers as masks. A low density source/drain region is formed after removing the spacers. It is possible to reduce the thermal stress of the low density source/drain region by forming the high density source/drain region before the low density source/drain region is formed and to increase an area, in which suicide is formed, by forming a structure without spacers. Also, it is possible to simplify processes of fabricating a complementary metal oxide semiconductor (CMOS) LDD transistor by reducing the number of photoresist pattern forming processes in the method.

Abstract translation: 在制造具有不带间隔物的轻掺杂漏极（LDD）结构的金属氧化物半导体（MOS）晶体管的方法中，在半导体衬底上形成栅电极和间隔物。 使用栅电极和间隔物作为掩模形成高密度源极/漏极区。 去除间隔物后形成低密度源极/漏极区。 通过在形成低密度源极/漏极区之前形成高密度源极/漏极区，并且通过形成硅化物来增加其中形成硅化物的面积，可以减小低密度源极/漏极区的热应力 没有垫片的结构。 而且，通过减少该方法中光致抗蚀剂图案形成工艺的数量，可以简化制造互补金属氧化物半导体（CMOS）LDD晶体管的工艺。

公开(公告)号：KR1019990015384A

公开(公告)日：1999-03-05

申请号：KR1019970037489

申请日：1997-08-06

Applicant: 삼성전자주식회사

Inventor： 조인욱 ,  박형무

IPC: H01L27/108

Abstract: 본 발명은 아날로그 회로 기능이 추가된 복합 반도체 장치의 커패시터 제조 방법에 관한 것으로서, 특히 단일 마스크 패턴을 사용하여 메모리 셀 어레이부의 셀 커패시터와 아날로그 회로부의 커패시터 영역을 확보하기 위한 메모리 셀 어레이부의 매몰 콘택홀과 아날로그 회로부의 개구부를 동시에 형성하는 것을 특징으로 한다. 따라서, 본 발명은 1개의 마스크 패턴을 사용하여 메모리 셀 어레이부의 셀 커패시터와 아날로그 회로부의 커패시터 영역을 동시에 확보하므로서 제조 공정시간을 단축할 수 있다.

公开(公告)号：KR1019980085118A

公开(公告)日：1998-12-05

申请号：KR1019970021095

申请日：1997-05-28

Applicant: 삼성전자주식회사

Inventor： 박형무 ,  정희근

IPC: H01L21/76

Abstract: 본 발명은 반도체 소자 분리 방법에 관한 것으로서, 특히 반도체 기판 상부에 복수 개의 패드 산화막을 순차적으로 형성하는 단계; 상기 복수 개의 패드 산화막 상부에 실리콘 질화막을 도포한 후, 마스크 패터닝에 따라 사진 및 식각공정을 거쳐 상기 순차적으로 적층된 실리콘 질화막 및 복수 개의 패드 산화막을 등방성으로 식각하는 단계; 상기 식각된 실리콘 질화막 및 복수 개의 패드 산화막 내측벽에 폴리 실리콘 스페이서를 형성하는 단계; 및 상기 결과물 상부에 필드 산화막을 형성한 후에 상기 실리콘 질화막, 복수 개의 패드 산화막 및 필드 산화막을 식각공정에 의해 제거하는 단계로 이루어진 것을 특징으로 한다. 따라서, 본 발명은 반도체 기판을 보호하는 패드 산화막을 식각율이 다른 복수 개의 패드 산화막으로 증착하므로서, 필드 산화막 제거 공정시 반도체 기판의 리세스(recess)를 방지할 수 있다.