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公开(公告)号：KR101747176B1
公开(公告)日：2017-06-15
申请号：KR1020100098054
申请日：2010-10-08
Applicant: 삼성전자주식회사
Abstract: 클럭신호의위상튜닝방법에서는, 데이터용클럭신호에동기되어데이터가입출력되는복수의데이터핀들에대하여데이터트레이닝이수행된다. 상기복수의데이터핀들중 하나가대표핀으로결정된다. 상기대표핀으로부터의독출데이터에대하여 CDR(clock data recovery)이수행된다. 상기수행된 CDR에기초하여상기데이터용클럭신호의위상을조정한다.
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公开(公告)号：KR101678413B1
公开(公告)日：2016-11-23
申请号：KR1020090132764
申请日：2009-12-29
Applicant: 삼성전자주식회사
IPC: G11C7/02 , G11C7/00 , G11C7/10 , H03K19/0185
Abstract: 반도체장치가제공된다. 반도체장치는제1 신호라인을통하여신호를출력하는신호출력기및 제 1신호라인에인가된신호에의해제 2신호라인에유도된노이즈를상쇄시키는노이즈상쇄신호를생성하여상기제 2신호라인에인가하는노이즈상쇄신호발생기를포함한다.
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公开(公告)号：KR1020160068242A
公开(公告)日：2016-06-15
申请号：KR1020140173680
申请日：2014-12-05
Applicant: 삼성전자주식회사
IPC: H03K19/0185
CPC classification number: H03D7/1441 , H03F3/45183 , H03F2203/45051 , H03F2203/45466 , H03F2203/45674 , H03F2203/45702 , H03K19/00361 , H03K19/0185 , H03K19/018507 , H03K19/018514
Abstract: 버퍼회로는제1 차동증폭기, 제2 차동증폭기, 제3 차동증폭기및 혼합기를포함한다. 제1 차동증폭기는입력신호및 기준전압신호에기초하여양성차동신호및 음성차동신호를생성한다. 제2 차동증폭기는양성차동신호및 음성차동신호에기초하여제1 신호를생성한다. 제3 차동증폭기는양성차동신호및 음성차동신호에기초하여제1 신호와위상이상이한제2 신호를생성한다. 혼합기는제1 신호와제2 신호를혼합한신호를출력신호로서출력한다.
Abstract translation: 缓冲电路包括：第一差分放大器，第二差分放大器，第三差分放大器和混频器。 第一差分放大器基于输入信号和参考电压信号产生正差分信号和负差分信号。 第二差分放大器基于正差分信号和负差分信号产生第一信号。 第三差分放大器基于正差分信号和负差分信号产生具有与第一信号不同的相位的第二信号。 混频器输出混合第一和第二信号作为输出信号的信号。
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公开(公告)号：KR1020150089770A
公开(公告)日：2015-08-05
申请号：KR1020140010767
申请日：2014-01-28
Applicant: 삼성전자주식회사
CPC classification number: H03L7/087 , G11C7/222 , H03L7/07 , H03L7/083 , H03L7/0995
Abstract: DLL의출력을 ILPLL의주입신호로사용하는 ILPLL이개시된다. 본발명에따른 ILPLL 회로는, 기준클럭에대한지연고정동작을수행하여 DLL 클럭을생성하는 DLL과, 상기기준클럭에대한주입동기위상고정동작을수행하여출력클럭을생성하는 ILPLL을포함하고, 상기 DLL 클럭을상기 ILPLL의전압제어발진기의주입클럭으로하여상기전압제어발진기에주입하는것을특징으로한다.
Abstract translation: 公开了使用DLL的输出作为ILPLL的注入信号的ILPLL。 根据本发明的ILPLL电路包括对参考时钟执行延迟定影操作并产生DLL时钟的DLL，以及对参考时钟执行注入同步相位固定操作并产生输出时钟的ILPLL。 DLL时钟用作ILPLL的压控振荡器的注入时钟。 并将其注入压控振荡器。
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公开(公告)号：KR1020140049448A
公开(公告)日：2014-04-25
申请号：KR1020130028272
申请日：2013-03-15
Applicant: 삼성전자주식회사
IPC: G11C11/4063 , G11C11/408 , G11C11/4096
CPC classification number: G11C11/4096 , G11C7/1051 , G11C7/1078 , G11C11/408
Abstract: A dynamic random access memory (DRAM) according to an embodiment of the present invention comprises a memory cell array, a data input/output circuit, and a data randomizer configured to randomize data to be stored in the memory cell array. The data randomizer includes an encoder configured to generate write data by encoding input data received from the data input/output circuit using a randomization code and to output the write data to the memory cell array; and a decoder configured to generate output data by decoding read data received from the memory cell array using the randomization code and to output the output data to the data input/output circuit.
Abstract translation: 根据本发明实施例的动态随机存取存储器（DRAM）包括存储单元阵列，数据输入/输出电路和数据随机化器，被配置为随机化存储在存储单元阵列中的数据。 数据随机化器包括：编码器，被配置为通过使用随机化代码对从数据输入/输出电路接收的输入数据进行编码来生成写入数据，并将写入数据输出到存储单元阵列; 以及解码器，被配置为通过使用随机化代码解码从存储单元阵列接收的读取数据来产生输出数据，并将输出数据输出到数据输入/输出电路。
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Patent Agency Ranking26.发明公开디-엠퍼시스 기능을 갖는 의사 오픈 드레인 방식의 출력 드라이버, 반도체 메모리 장치 및 그것의 제어 방법 审中-实审具有去激活功能和半导体存储器件的PSEUDO-OPEN漏极型输出驱动器及其控制方法
公开(公告)号：KR1020120049735A
公开(公告)日：2012-05-17
申请号：KR1020100111144
申请日：2010-11-09
Applicant: 삼성전자주식회사
CPC classification number: G11C7/1057 , G11C5/063 , G11C5/14 , G11C7/10 , G11C7/1051 , G11C7/1063 , G11C7/22
Abstract: PURPOSE: A pseudo open drain type output driver with a de-emphasis function, a semiconductor memory device, and a controlling method thereof are provided to prevent a leakage current by controlling the on and off of a de-emphasis block. CONSTITUTION: A semiconductor device(200) includes a control logic(210) and an output driver(220). The output driver has a pseudo open drain structure and outputs read data from a memory cell array with a de-emphasis mode. The control logic controls the output driver to activate the de-emphasis mode in response to a read command. The control logic activates the de-emphasis mode when the read data is outputted.
Abstract translation: 目的：提供具有去加重功能的伪开漏型输出驱动器，半导体存储器件及其控制方法，以通过控制去加重块的接通和关断来防止漏电流。 构成：半导体器件（200）包括控制逻辑（210）和输出驱动器（220）。 输出驱动器具有伪开漏结构，并从具有去加重模式的存储单元阵列输出读取数据。 控制逻辑控制输出驱动器以响应于读取命令来激活去加重模式。 当输出读取数据时，控制逻辑激活去加重模式。
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公开(公告)号：KR1020110137229A
公开(公告)日：2011-12-22
申请号：KR1020100089377
申请日：2010-09-13
Applicant: 삼성전자주식회사
IPC: G11C5/14 , G11C7/22 , G11C11/4074
CPC classification number: G11C5/14 , G11C7/22 , G11C7/222 , G11C11/4074
Abstract: PURPOSE: A voltage controlled oscillator is provided to reduce current consumption by adaptively controlling an amount of bias currents according to a frequency of an output clock signal. CONSTITUTION: An oscillator outputs first and second output clock signals with a frequency which is varied in response to a control voltage. An active device(200) is connected to the oscillator and maintains the oscillation of the oscillator. A bias current generator(500) is connected to the active device at a bias node and adaptively controls an amount of bias currents provided to the bias node in response to the control code. First and second capacitor banks(300,400) are connected to the oscillator and the active device at a first output node and a second output node and provides first and second load capacitance to the first output node and the second output node in response to the control code.
Abstract translation: 目的：提供压控振荡器，以根据输出时钟信号的频率自适应地控制偏置电流量来减少电流消耗。 构成：振荡器输出具有响应于控制电压而变化的频率的第一和第二输出时钟信号。 有源器件（200）连接到振荡器并保持振荡器的振荡。 偏置电流发生器（500）在偏置节点处连接到有源器件，并且响应于控制代码自适应地控制提供给偏置节点的偏置电流量。 第一和第二电容器组（300,400）在第一输出节点和第二输出节点处连接到振荡器和有源器件，并且响应于控制代码向第一输出节点和第二输出节点提供第一和第二负载电容 。
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公开(公告)号：KR1020110131976A
公开(公告)日：2011-12-07
申请号：KR1020100051733
申请日：2010-06-01
Applicant: 삼성전자주식회사
CPC classification number: G11C29/702 , G11C7/10 , H01L22/22 , H01L25/0657 , H01L25/18 , H01L2224/16 , H01L2225/06541 , G11C5/06 , G11C5/02
Abstract: PURPOSE: A laminate semiconductor memory device, a memory system including the same, and a method for repairing a penetration electrode defect are provided to improve yield by repairing the penetration electrode defect. CONSTITUTION: A plurality of memory chips(120-150) are laminated on the upper side of a processor chip(110). A plurality of penetration electrodes(161) pass through the memory chips. Input and output buffers are combined between the memory chips and the penetration electrodes and selectively activated based on the defective status of the penetration electrodes. The input and output buffers are included in the memory chips.
Abstract translation: 目的：提供一种叠层半导体存储器件，包括该层压半导体存储器件的存储器系统和用于修复穿透电极缺陷的方法，以通过修复穿透电极缺陷来提高产率。 构成：在处理器芯片（110）的上侧层叠多个存储器芯片（120-150）。 多个穿透电极（161）穿过存储器芯片。 输入和输出缓冲器组合在存储器芯片和穿透电极之间，并且基于穿透电极的缺陷状态选择性地激活。 输入和输出缓冲器包含在存储器芯片中。
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公开(公告)号：KR1020110111219A
公开(公告)日：2011-10-10
申请号：KR1020100089397
申请日：2010-09-13
Applicant: 삼성전자주식회사
CPC classification number: G11C8/12 , G11C8/04 , G11C8/10 , G11C11/408 , G11C16/08 , G11C29/808
Abstract: 반도체 메모리 장치는 메모리 어레이, 어드레스 제어부 및 로직 회로를 포함한다. 상기 메모리 어레이는 제1 뱅크 블록과 제2 뱅크 블록으로 구분되는 복수의 뱅크들을 구비한다. 상기 어드레스 제어부는 상기 메모리 어레이를 액세스한다. 상기 로직 회로는 커맨드 및 어드레스 신호에 기초하여 제1 동작 모드에서는 상기 제1 뱅크 블록과 상기 제2 뱅크 블록이 공통으로 동작되도록 하고 제2 동작 모드에서는 상기 제1 뱅크 블록과 상기 제2 뱅크 블록이 개별적으로 동작되도록 상기 어드레스 제어부를 제어하는 로직 회로를 포함한다.
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公开(公告)号：KR1020110111217A
公开(公告)日：2011-10-10
申请号：KR1020100087753
申请日：2010-09-08
Applicant: 삼성전자주식회사
Abstract: 메모리 시스템은 메모리 컨트롤러 및 메모리 디바이스를 포함한다. 상기 메모리 디바이스는 상기 메모리 컨트롤러와 제1 채널을 통하여 데이터를 교환하고, 상기 제1 채널과는 별도의 제2 채널로 상기 메모리 컨트롤러와 상기 데이터에 관한 제1 순환 중복 체크(cyclic redundancy check; 이하 CRC) 코드를 교환하고, 상기 메모리 컨트롤러로부터 상기 제1 및 제2 채널들과는 별도의 제3 채널로 커맨드/어드레스에 관한 제2 CRC 코드가 포함된 커맨드/어드레스 패킷을 수신한다.
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