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公开(公告)号：KR1020070006548A
公开(公告)日：2007-01-11
申请号：KR1020060005532
申请日：2006-01-18
Applicant: 삼성전자주식회사
IPC: H01L27/115 , B82Y10/00
CPC classification number: H01L29/4234 , H01L29/42324 , H01L29/788 , H01L29/792
Abstract: A multi-valued NVM(non-volatile memory) device is provided to increase tunneling current through a tunnel insulation layer by a step type as a voltage applies to a gate electrode increases by interposing a quantum confinement layer between the tunnel insulation layers. A channel region is defined between a source region and a drain region. A charge storage layer(60) in which charges are stored is formed on the channel region. A tunnel insulation layer(54) into which charges tunnels is interposed between the channel region and the charge storage layer, including a quantum confinement layer(66). The tunnel insulation layer further includes a lower tunnel insulation layer(64) and an upper tunnel insulation layer(68) formed on the lower tunnel insulation layer. The quantum confinement layer is interposed between the lower tunnel insulation layer and the upper tunnel insulation layer.
Abstract translation: 提供多值NVM（非易失性存储器）器件，以通过在隧道绝缘层之间插入量子限制层而增加通过隧道绝缘层的隧穿电流，以增加施加到栅电极的电压。 在源极区域和漏极区域之间限定沟道区域。 在沟道区域上形成有电荷存储层（60），其中存储电荷。 隧道绝缘层（54），其中电荷隧道插入在沟道区和电荷存储层之间，包括量子限制层（66）。 隧道绝缘层还包括下隧道绝缘层（64）和形成在下隧道绝缘层上的上隧道绝缘层（68）。 量子限制层介于下隧道绝缘层和上隧道绝缘层之间。
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公开(公告)号：KR1020060128620A
公开(公告)日：2006-12-14
申请号：KR1020060021692
申请日：2006-03-08
Applicant: 삼성전자주식회사 , 학교법인고려중앙학원
CPC classification number: H01L51/0508 , B82Y10/00 , H01L29/0665 , H01L29/0673 , H01L51/0048 , H01L51/0558 , H01L29/0669
Abstract: A nano-line semiconductor device having a cylinder-type gate and its manufacturing method are provided to improve source/drain contact resistance characteristics of a transistor by forming source and drain electrodes to surround a nano-line. A gate electrode(140) is provide on a substrate(100). A source electrode(125a) and a drain electrode(125b) are arranged on both sides of the gate electrode. A nano-line of semiconductor characteristic passes through the inside of the gate electrode and extended into the source electrode and the drain electrode. The nano-line is a nano-wire or a nano-tube. The nano-wire is an Si wire, a Ge wire, a GaN wire, a GaP wire, a SiC wire, or a ZnO wire. The nano-tube is a carbon nano-tube or an organic nano-tube. A gate dielectric(130) is disposed between the nano-line and the gate electrode.
Abstract translation: 提供具有圆柱型栅极的纳米线半导体器件及其制造方法，用于通过形成源极和漏极以包围纳米线来提高晶体管的源/漏接触电阻特性。 在基板（100）上提供栅电极（140）。 源电极（125a）和漏电极（125b）布置在栅电极的两侧。 纳米线的半导体特性通过栅电极的内部并延伸到源电极和漏电极。 纳米线是纳米线或纳米管。 纳米线是Si线，Ge线，GaN线，GaP线，SiC线或ZnO线。 纳米管是碳纳米管或有机纳米管。 栅极电介质（130）设置在纳米线和栅电极之间。
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公开(公告)号：KR100629376B1
公开(公告)日：2006-09-29
申请号：KR1020040076673
申请日：2004-09-23
Applicant: 삼성전자주식회사
IPC: H01L27/115 , B82Y10/00
Abstract: 복수개의 3차원적인 단위 셀들을 구비하는 비휘발성 반도체 기억장치들을 제공한다. 상기 단위 셀은 반도체기판 및 상기 반도체기판에 형성되고 서로 이격된 소오스 영역 및 드레인 영역을 포함한다. 상기 소오스/드레인 영역들 사이의 수평형 채널 영역 상부를 가로 지르는 상부 컨트롤 게이트 라인이 배치된다. 상기 상부 컨트롤 게이트 라인 및 상기 수평형 채널 영역 사이에 수평형 전하 저장층 패턴이 위치한다. 상기 소오스/드레인 영역들 사이의 복수의 수직형 채널 영역들의 외측부를 각각 가로지르되, 상기 상부 컨트롤 게이트 라인의 양 측부의 각각에 나란하게 배치되는 복수의 측부 컨트롤 게이트 라인들이 제공된다. 상기 복수의 측부 컨트롤 게이트 라인들과 상기 수직형 채널 영역들 사이에 각각 수직하게 배치되는 복수의 수직형 전하 저장층 패턴들을 포함한다. 상기 비휘발성 반도체 기억장치들을 형성하는 방법들 또한 제공된다.
비휘발성 반도체 기억장치, 터널링 절연막, 컨트롤 게이트 라인-
公开(公告)号：KR1020060027749A
公开(公告)日：2006-03-28
申请号：KR1020040076673
申请日：2004-09-23
Applicant: 삼성전자주식회사
IPC: H01L27/115 , B82Y10/00
CPC classification number: H01L29/792 , H01L21/28282 , H01L21/823462 , H01L29/66833
Abstract: 복수개의 3차원적인 단위 셀들을 구비하는 비휘발성 반도체 기억장치들을 제공한다. 상기 단위 셀은 반도체기판 및 상기 반도체기판에 형성되고 서로 이격된 소오스 영역 및 드레인 영역을 포함한다. 상기 소오스/드레인 영역들 사이의 수평형 채널 영역 상부를 가로 지르는 상부 컨트롤 게이트 라인이 배치된다. 상기 상부 컨트롤 게이트 라인 및 상기 수평형 채널 영역 사이에 수평형 전하 저장층 패턴이 위치한다. 상기 소오스/드레인 영역들 사이의 복수의 수직형 채널 영역들의 외측부를 각각 가로지르되, 상기 상부 컨트롤 게이트 라인의 양 측부의 각각에 나란하게 배치되는 복수의 측부 컨트롤 게이트 라인들이 제공된다. 상기 복수의 측부 컨트롤 게이트 라인들과 상기 수직형 채널 영역들 사이에 각각 수직하게 배치되는 복수의 수직형 전하 저장층 패턴들을 포함한다. 상기 비휘발성 반도체 기억장치들을 형성하는 방법들 또한 제공된다.
비휘발성 반도체 기억장치, 터널링 절연막, 컨트롤 게이트 라인-
公开(公告)号：KR1020060021054A
公开(公告)日：2006-03-07
申请号：KR1020040069865
申请日：2004-09-02
Applicant: 삼성전자주식회사
Inventor： 백승재
IPC: H01L21/8247 , H01L21/336 , H01L21/31 , B82Y10/00
CPC classification number: G11C16/0475 , H01L27/115 , H01L27/11568 , H01L29/42332 , H01L29/7887 , H01L29/7923 , H01L29/7926
Abstract: 불휘발성 메모리 장치 및 이를 제조하는 방법에서, 제1확산 영역은 기판의 표면 부위에 수직 방향으로 형성된 리세스의 바닥 부위에 형성되며, 제2확산 영역 및 제3확산 영역은 상기 제1확산 영역으로부터 이격되며 서로 마주하는 상기 리세스의 측면 부위들에 각각 형성된다. 제1절연막, 제2절연막 및 상기 제1절연막과 상기 제2절연막 사이의 전하 트랩핑막을 포함하는 복합 절연막은 상기 리세스의 표면들 상에 형성되며, 상기 리세스를 매립하는 게이트 전극은 상기 복합 절연막 상에 형성된다. 상기 복합 절연막은 상기 확산 영역들과 인접하는 4개의 전하 저장 영역들을 가지며, 4 비트 정보를 저장할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR101652873B1
公开(公告)日：2016-08-31
申请号：KR1020100014751
申请日：2010-02-18
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11551 , G11C5/04 , G11C5/063 , H01L27/11556 , H01L27/11578 , H01L27/11582
Abstract: 3차원반도체장치및 그동작방법이제공된다. 이장치는기판상에 2차원적으로배열된활성패턴들, 활성패턴들사이에서 3차원적으로배열된전극들및 활성패턴들및 전극들에의해정의되는교차점들에위치하는 3차원적으로배열된메모리영역들을포함할수 있다. 활성패턴들각각은, 기판으로부터동일한높이에형성되는, 두개의독립적인메모리영역들로의전기적연결들을위한전류경로로서사용될수 있다.
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公开(公告)号：KR101623547B1
公开(公告)日：2016-05-23
申请号：KR1020090124990
申请日：2009-12-15
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L21/28 , H01L27/11548 , H01L27/11551 , H01L27/11556 , H01L27/11575 , H01L27/11578 , H01L27/11582 , H01L29/792
Abstract: 재기입가능한 3차원반도체메모리장치의제조방법이제공된다. 3차원반도체메모리장치의제조방법은기판상에복수의박막들로구성되는박막구조체를형성하고, 박막구조체를패터닝하여, 기판을노출시키는관통영역을형성하고, 관통영역의내벽에반도체막을컨포말하게형성하고, 반도체막을표면처리하여, 관통영역에노출된반도체막의표면에산화패시베이션막을형성하는것을포함한다.
Abstract translation: 形成非易失性存储器件的方法包括在衬底上形成垂直堆叠的非易失性存储单元。 这通过在垂直硅有源层的第一侧壁上形成间隔开的栅电极的垂直堆叠来完成，并且处理垂直硅有源层的第二侧壁以便减少有源层内的晶体缺陷和/或减少界面 其中的陷阱密度。 该处理可以包括用氧化物质暴露第二侧壁，该氧化物质将第二侧壁的表面转化为二氧化硅钝化层。 也可以直接在二氧化硅钝化层上形成掩埋绝缘图案。
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公开(公告)号：KR101585616B1
公开(公告)日：2016-01-15
申请号：KR1020090125618
申请日：2009-12-16
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: G11C16/0483 , H01L21/28282 , H01L27/11578 , H01L27/11582 , H01L29/66666 , H01L29/7827 , H01L29/7926
Abstract: 본발명은수직형반도체장치및 그제조방법을제공한다. 이장치에서는반도체층 상에차례로적층된복수의게이트패턴들과게이트층간절연패턴들을관통하여상기반도체층과접하는활성기둥을포함한다. 또한상기활성기둥의측면이요철구조를가지며둥근측면프로파일을가진다. 또한채널영역에해당되는활성기둥의두께가소오스/드레인영역에해당되는활성기둥의두께보다얇다. 이로써센싱마진이향상되고신뢰성있는수직형반도체장치를제공할수 있다.
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公开(公告)号：KR1020110099882A
公开(公告)日：2011-09-09
申请号：KR1020100018882
申请日：2010-03-03
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11551 , H01L27/11556 , H01L27/1157 , H01L27/11578 , H01L27/11582 , H01L27/0688
Abstract: 3차원 반도체 기억 소자 및 그 형성 방법을 제공한다. 이 소자에 따르면, 활성 구조체는 적층된 제1 게이트들의 측벽들과 중첩된 제1 수직형 활성부 및 적층된 제2 게이트들의 측벽들과 중첩된 제2 수직형 활성부를 포함한다. 기판 내에 접속 도핑된 영역이 형성된다. 접속 도핑된 영역은 제1 및 제2 수직형 활성부들의 하단들과 연결된다. 제1 게이트들은 적층된 복수의 제1 셀 게이트들 및 최상위의 제1 셀 게이트 상부에 배치된 스트링 선택 게이트를 포함하고, 제2 게이트들은 적층된 복수의 제2 셀 게이트들 및 최상위의 제2 셀 게이트 상부에 배치된 접지 선택 게이트를 포함한다.
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公开(公告)号：KR1020110094985A
公开(公告)日：2011-08-24
申请号：KR1020100014751
申请日：2010-02-18
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11551 , G11C5/04 , G11C5/063 , H01L27/11556 , H01L27/11578 , H01L27/11582 , H01L27/0688
Abstract: PURPOSE: A 3D semiconductor device and an operation method thereof are provided to implement a 3D semiconductor device having increased bit of unit area by forming two independent memory regions on one active pattern by same height. CONSTITUTION: In a 3D semiconductor device and an operation method thereof, a thin film structure is formed on a substrate(10). The thin film structure comprises a plurality of insulating layers(120) and a plurality of sacrificing layers(130). An opening is formed in order to expose the top side of the substrate outside. A semiconductor film(200) covering the inner wall of an opening is formed. A plurality of first buried patterns are separated from each other in the opening.
Abstract translation: 目的：提供一种3D半导体器件及其操作方法，通过在一个活动图案上形成相同高度的两个独立的存储区域来实现具有增加的单位面积位的3D半导体器件。 构成：在3D半导体器件及其操作方法中，在衬底（10）上形成薄膜结构。 薄膜结构包括多个绝缘层（120）和多个牺牲层（130）。 形成开口以使基板的顶侧暴露在外部。 形成覆盖开口内壁的半导体膜（200）。 多个第一掩埋图案在开口中彼此分离。
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