公开(公告)号：KR1020090021067A

公开(公告)日：2009-02-27

申请号：KR1020080039458

申请日：2008-04-28

Applicant: 삼성전자주식회사

Inventor： 최상무 ,  설광수 ,  신웅철 ,  박상진 ,  성정헌

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/28282 ,  H01L21/0223 ,  H01L21/0226 ,  H01L29/4234 ,  H01L29/66833 ,  H01L29/792

Abstract: A method of increasing energy band gap of a crystalline aluminum oxide layer and a method of manufacturing a charge trap memory device comprising a crystalline aluminum oxide layer having high energy band gap are provided to increase an energy band gap of a crystalline aluminum oxide layer by forming a crystalline aluminum oxide layer with a wet oxidation process and a thermal process. An amorphous aluminum oxide layer(20b) is formed on an underlayer(18) in order to enhance energy band gap of an aluminum oxide layer. Hydrogen(H) or hydroxyl radical(OH) is introduced within the amorphous aluminum oxide layer. The amorphous aluminum oxide layer is crystallized. The hydrogen or the hydroxyl radical is injected with one method among wet-oxidization, ion implantation and plasma doping. The aluminum oxide layer is heat-treated in 800~1300°C.

Abstract translation: 提供一种提高结晶性氧化铝层的能带隙的方法以及制造包含具有高能带隙的结晶氧化铝层的电荷陷阱存储器件的方法，以通过形成结晶氧化铝层来增加结晶氧化铝层的能带隙 具有湿氧化工艺和热处理的结晶氧化铝层。 在底层（18）上形成无定形氧化铝层（20b），以增强氧化铝层的能带隙。 在无定形氧化铝层内引入氢（H）或羟基（OH）。 无定形氧化铝层结晶。 在湿氧化，离子注入和等离子体掺杂中，用一种方法注入氢或羟基。 氧化铝层在800〜1300℃下进行热处理。

公开(公告)号：KR1020090020129A

公开(公告)日：2009-02-26

申请号：KR1020070084600

申请日：2007-08-22

Applicant: 삼성전자주식회사

Inventor： 최상무 ,  설광수 ,  박상진 ,  성정헌

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/28282 ,  H01L29/792 ,  H01L29/4234 ,  H01L29/66833

Abstract: A non-volatile memory device and a manufacturing method thereof are provided to prevent the leakage of electric charge and the delay of operating speed by trapping the electric charge to the deformity level of the specific energy level. A gate structure(20) comprises a charge trapping layer(23) including a crystalline substance. The charge trapping layer comprises the crystalline substance formed on a tunneling insulating layer(21). A blocking insulation layer(25) is formed on the charge trapping layer. A gate electrode(27) is formed on the blocking insulation layer. The first and second impurity regions(13,15) are formed in a substrate(11) in order to contact the tunneling insulating layer. The gate electrode comprises the TaN metal layer. The charge trapping layer comprises the crystalline silicon nitride.

Abstract translation: 提供一种非易失性存储器件及其制造方法，以通过将电荷俘获到特定能级的畸形水平来防止电荷的泄漏和操作速度的延迟。 栅极结构（20）包括包含结晶物质的电荷捕获层（23）。 电荷捕获层包括在隧道绝缘层（21）上形成的结晶物质。 在电荷俘获层上形成阻挡绝缘层（25）。 栅极电极（27）形成在阻挡绝缘层上。 第一和第二杂质区（13,15）形成在衬底（11）中，以便与隧道绝缘层接触。 栅电极包括TaN金属层。 电荷捕获层包括晶体氮化硅。

公开(公告)号：KR1020080031594A

公开(公告)日：2008-04-10

申请号：KR1020060097666

申请日：2006-10-04

Applicant: 삼성전자주식회사

Inventor： 신상민 ,  설광수 ,  박상진 ,  성정헌 ,  최상무

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/42332 ,  H01L21/28273 ,  H01L21/28282 ,  H01L29/4234

Abstract: A charge trap type memory device is provided to form a stabilized charge trap by forming a charge trap layer out of a high-k insulating layer doped with a transition metal and forming a tunnel insulating layer out of a silicon nitride layer. A charge trap type memory device(10) comprises a tunnel insulating layer, a charge trap layer. The tunnel insulating layer(21) is formed on a substrate(11). The charge trap layer(23) made of a high-k insulating layer doped with a transition metal is formed on the tunnel insulating layer. The tunnel insulating layer is formed so as to react with a metal of the charge trap layer, or so as to prevent the diffusion of the metal toward the substrate. The high-k insulating layer is formed one out of SiO2, HfO2, ZrO2, Si3N4, Al2O3, HfSiON, HfON and HfAlO.

Abstract translation: 提供电荷陷阱型存储器件以通过从掺杂有过渡金属的高k绝缘层形成电荷陷阱层以形成稳定的电荷陷阱，并从氮化硅层形成隧道绝缘层。 电荷陷阱型存储器件（10）包括隧道绝缘层，电荷陷阱层。 隧道绝缘层（21）形成在基板（11）上。 在隧道绝缘层上形成由掺杂有过渡金属的高k绝缘层构成的电荷陷阱层（23）。 隧道绝缘层形成为与电荷陷阱层的金属反应，或者防止金属向基板扩散。 高k绝缘层由SiO 2，HfO 2，ZrO 2，Si 3 N 4，Al 2 O 3，HfSiON，HfON和HfAlO中的一种形成。

公开(公告)号：KR101446333B1

公开(公告)日：2014-10-08

申请号：KR1020080039458

申请日：2008-04-28

Applicant: 삼성전자주식회사

Inventor： 최상무 ,  설광수 ,  신웅철 ,  박상진 ,  성정헌

IPC: H01L21/8247 ,  H01L27/115

Abstract: 결정질 알루미늄 산화물층의 에너지 밴드 갭을 높이는 방법 및 에너지 밴드 갭이 높은 결정질 알루미늄 산화물층을 포함하는 전하 트랩 메모리 소자의 제조 방법에 관해 개시되어 있다. 개시된 본 발명은 하부막 상에 비정질 알루미늄 산화물층을 형성하는 제1 단계, 상기 비정질 알루미늄 산화물층내에 수소(H) 또는 수산화기(OH)를 도입하는 제2 단계 및 상기 수소 또는 수산화기가 도입된 비정질 알루미늄 산화물층을 결정화시키는 제3 단계를 포함하는 것을 특징으로 하는 알루미늄 산화물층의 에너지 밴드 갭을 높이는 방법을 제공한다. 그리고 이 방법으로 전하 블로킹층을 형성하는, 전하 트랩 메모리 소자의 제조 방법을 제공한다. 상기 결정화된 알루미늄 산화물층의 에너지 밴드 갭은 7.0eV보다 클 수 있다.

公开(公告)号：KR101446332B1

公开(公告)日：2014-10-08

申请号：KR1020080020200

申请日：2008-03-04

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 김덕기 ,  유하영 ,  주영창 ,  성정헌 ,  황수정 ,  정성엽

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L27/101 ,  G11C11/5692

Abstract: 멀티 플러그를 이용한 멀티 비트 OTP 메모리 소자와 그 제조 및 동작 방법에 관해 개시되어 있다. 여기서, 캐소드, 애노드, 상기 애노드에 연결된 링크 및 상기 링크와 상기 캐소드를 연결하는 제1 연결수단을 포함하는, 한번의 동작으로 데이터를 저장하거나 읽을 수 있는 멀티 비트 메모리 소자를 제공한다. 상기 링크와 상기 애노드는 상기 캐소드보다 낮은 위치에 구비될 수 있다. 그리고 상기 링크와 상기 애노드는 상기 캐소드보다 높은 위치에 구비될 수도 있다. 또한, 상기 캐소드, 상기 애노드, 상기 링크 및 상기 제1 연결수단은 모두 동일면 상에 구비될 수도 있다.

公开(公告)号：KR101438148B1

公开(公告)日：2014-09-17

申请号：KR1020080033880

申请日：2008-04-11

Applicant: 삼성전자주식회사

Inventor： 김덕기 ,  성정헌 ,  최상무 ,  황수정

IPC: H01L23/62

CPC classification number: H01L23/5252 ,  H01L29/78 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 안티퓨즈와 그 동작 및 제조방법에 관해 개시되어 있다. 본 발명의 안티퓨즈는 서로 이격된 제1 및 제2도전체, 상기 제1 및 제2도전체 사이에 구비된 안티퓨즈용 유전층, 및 상기 제1 및 제2도전체 중 어느 하나와 상기 유전층 사이에 구비된 확산층을 포함한다.

公开(公告)号：KR101192358B1

公开(公告)日：2012-10-18

申请号：KR1020070077175

申请日：2007-07-31

Applicant: 삼성전자주식회사

Inventor： 성정헌 ,  설광수 ,  신웅철 ,  박상진 ,  최상무

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: G11C16/0475 ,  G11C16/10 ,  H01L21/28282 ,  H01L29/513 ,  H01L29/7923

Abstract: 패드 옥사이드 레이어(pad oxide layer)를 통하여 차지 트랩 레이어(charge trap layer)들 사이에서 전자를 이동시키는 불휘발성 메모리 장치 및 프로그래밍 방법이 개시된다. 본 발명에 따른 불휘발성 메모리 장치는, 반도체 기판; 상기 반도체 기판 위에 위치하고, 전자(electron)를 저장할 수 있는 제1차지 트랩 레이어(charge trap layer); 상기 제1차지 트랩 레이어의 위에 위치하는 패드 옥사이드 레이어(pad oxide layer); 및 상기 패드 옥사이드 레이어 위에 위치하고, 전자를 저장할 수 있는 제2차지 트랩 레이어를 구비한다. 본 발명에 따른 불휘발성 메모리 장치는, 데이터를 기입하는 프로그래밍 모드에서, 상기 패드 옥사이드 레이어를 통하여 상기 제1차지 트랩 레이어의 제1에지와 상기 제2차지 트랩 레이어의 제1에지 사이에서 전자를 이동시키거나, 또는 상기 패드 옥사이드 레이어를 통하여 상기 제1차지 트랩 레이어의 제2에지와 상기 제2차지 트랩 레이어의 제2에지 사이에서 전자를 이동시킨다.

公开(公告)号：KR101177286B1

公开(公告)日：2012-08-24

申请号：KR1020070087312

申请日：2007-08-29

Applicant: 삼성전자주식회사

Inventor： 박상진 ,  설광수 ,  성정헌

IPC: G11C16/34 ,  G11C16/10 ,  G11C16/12

CPC classification number: G11C16/0483 ,  G11C16/10 ,  G11C16/3454

Abstract: (가) 메모리 셀에 프로그램 전압을 인가하고 이어서 제1검증 전압으로 검증하는 제1프로그래밍 단계와; (나) 제1검증 전압을 이용한 검증을 통과한 메모리 셀에 전하의 안정화를 촉진하기 위한 섭동 펄스를 인가하는 단계와; (다) 섭동 펄스 인가 후에 제1검증 전압보다 큰 제2검증 전압으로 검증하는 단계;를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 프로그램 방법이 개시되어 있다..

公开(公告)号：KR1020100083566A

公开(公告)日：2010-07-22

申请号：KR1020090003016

申请日：2009-01-14

Applicant: 삼성전자주식회사

Inventor： 김원주 ,  박윤동 ,  성정헌 ,  경용구 ,  최상무 ,  이태희

IPC: G11C16/24 ,  H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11578 ,  G11C16/0483 ,  G11C16/08 ,  H01L27/11519 ,  H01L27/11524 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/0688

Abstract: PURPOSE: A non-volatile memory device having stack structure, memory card, and an electronic system are provided to simplify the wiring and layout of a core circuit unit and a bottom signal line. CONSTITUTION: A laminated NAND cell array(250) is formed on a substrate(210). The laminated NAND cell array comprises a NAND strings which are perpendicularly laminated on the substrate. A plurality of signal lines(230) are combined in the laminated NAND cell array. Signal lines are formed on the bottom of laminated NAND cell array or are formed on the substrate into which an insulating layer is inserted. The signal lines are electrically connected with the laminated NAND cell array. The laminated NAND cell array is connected to the signal lines through a plurality of perpendicular plugs(240).

Abstract translation: 目的：提供具有堆叠结构，存储卡和电子系统的非易失性存储器件，以简化核心电路单元和底部信号线的布线和布局。 构成：在衬底（210）上形成层压NAND单元阵列（250）。 层叠NAND单元阵列包括垂直层压在基板上的NAND串。 多个信号线（230）组合在层叠NAND单元阵列中。 信号线形成在层叠NAND单元阵列的底部，或者形成在其上插入有绝缘层的基板上。 信号线与层叠的NAND单元阵列电连接。 层叠NAND单元阵列通过多个垂直插头（240）连接到信号线。

公开(公告)号：KR1020100069391A

公开(公告)日：2010-06-24

申请号：KR1020080128062

申请日：2008-12-16

Applicant: 삼성전자주식회사

Inventor： 김원주 ,  성정헌 ,  최상무 ,  이태희 ,  박윤동

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/0688 ,  H01L21/28273 ,  H01L21/28282 ,  H01L21/76897 ,  H01L27/10885 ,  H01L27/10891

Abstract: PURPOSE: A NAND flash three dimensions memory structure which vertically crosses a multi-layer and a gate is provided to three dimensionally arrange a plurality of transistors by consisting of a layer with a multilayer. CONSTITUTION: An active layer(110) consists a plurality of transistors. A gate(120) is vertically arranged on a vertical plane with the active layer. The gate is electrically connected with a signal line(140). A bit line (BL) is connected with the active layer. The signal line is made of a string selection line(SSL), a word line(WL), a ground selection line(GSL), and a common source line(CSL).

Abstract translation: 目的：提供垂直跨越多层和栅极的NAND闪存三维存储器结构，以通过由多层构成的三层排列多个晶体管。 构成：有源层（110）由多个晶体管组成。 在垂直平面上垂直设置一个门（120）和有源层。 门与信号线（140）电连接。 位线（BL）与有源层连接。 信号线由字符串选择线（SSL），字线（WL），接地选择线（GSL）和公共源极线（CSL）构成。