公开(公告)号：KR101455255B1

公开(公告)日：2014-10-31

申请号：KR1020140024661

申请日：2014-02-28

Applicant: 삼성전자주식회사

Inventor： 김용일 ,  요시다마코토

IPC: H01L21/28

Abstract: 본 발명은 반도체 기판 상의 메모리 셀 영역에 게이트 라인들을 형성하고, 게이트 라인들을 절연하는 층간 절연막을 형성한다. 층간 절연막을 관통하여 게이트 라인들 사이에서 게이트 라인들의 양측면들과 인접하게 제1 콘택 플러그 및 제2 콘택 플러그를 형성한다. 제1 콘택 플러그 및 층간 절연막 상에 제1 콘택 플러그의 일부와 중첩되는 랜딩 패드를 형성한다. 제2 콘택 플러그를 식각하여 층간 절연막의 표면보다 낮게 리세스된 리세스 부분을 갖는 리세스 콘택 플러그를 형성한다. 리세스 부분으로 인해 상기 랜딩 패드와 리세스 콘택 플러그간의 단면상의 이격 거리를 길게 한다. 리세스 콘택 플러그는 제1 콘택 플러그 및 층간 절연막 상에 제2 콘택 플러그를 노출하는 리세스 콘택 플러그 형성용 마스크막을 형성하고, 리세스 콘택 플러그 형성용 마스크막을 식각 마스크로 제2 콘택 플러그를 식각하여 리세스 부분을 형성한다. 랜딩 패드는, 리세스 부분을 매립하는 매립 절연막을 형성하고, 제1 콘택 플러그, 매립 절연막 및 층간 절연막 상에 랜딩 패드용 도전막을 형성하고, 도전막 상에 랜딩 패드 형성용 마스크막을 형성하고, 랜딩 패드 형성용 마스크막을 식각 마스크로 랜딩 패드용 도전막을 식각하여 제1 콘택 플러그의 일부와 중첩되게 형성한다.

公开(公告)号：KR101353346B1

公开(公告)日：2014-02-17

申请号：KR1020080006281

申请日：2008-01-21

Applicant: 삼성전자주식회사

Inventor： 정경호 ,  요시다마코토 ,  강재록 ,  이철 ,  문준석 ,  이철규 ,  조성일

IPC: H01L29/78

CPC classification number: H01L21/823814 ,  H01L21/823425 ,  H01L21/82385

Abstract: 주변 회로 영역의 불순물 영역들에 대한 열적 부담을 완화시키는 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 셀 활성영역 및 주변 활성영역들 각각 갖는 셀 어레이 영역 및 주변 회로 영역을 구비하는 기판을 준비하는 것을 구비한다. 상기 셀 활성영역 및 상기 주변 활성영역을 각각 가로지르는 셀 게이트 패턴 및 주변 게이트 패턴을 형성한다. 상기 셀 게이트 패턴의 양측의 상기 셀 활성영역에 제1 셀 불순물 영역들을 형성한다. 상기 제1 셀 불순물 영역들을 갖는 기판 상에 상기 셀 어레이 영역 및 상기 주변 회로 영역을 각각 덮는 셀 하부 층간절연막 및 주변 절연막을 형성한다. 상기 셀 하부 층간절연막을 관통하여 상기 제1 셀 불순물 영역들과 전기적으로 연결되는 셀 도전성 패드들을 형성한다. 상기 주변 게이트 패턴의 양측의 상기 주변 활성영역들을 노출시키도록 상기 주변 절연막을 제거한다. 상기 주변 게이트 패턴의 양측의 상기 주변 활성영역들에 제1 주변 불순물 영역들을 형성한다.
열적 부담, 주변 영역, 불순물 영역

公开(公告)号：KR1020110043987A

公开(公告)日：2011-04-28

申请号：KR1020090100765

申请日：2009-10-22

Applicant: 삼성전자주식회사

Inventor： 윤재만 ,  홍형선 ,  전광열 ,  요시다마코토 ,  황덕성 ,  이철

IPC: H01L21/8242 ,  H01L27/115 ,  H01L21/336

CPC classification number: H01L27/10897 ,  H01L27/105 ,  H01L27/10823 ,  H01L27/10876 ,  H01L27/10894 ,  H01L29/0657 ,  H01L29/42356 ,  H01L29/66666 ,  H01L29/7827 ,  H01L29/66477

Abstract: PURPOSE: A vertical semiconductor device, a memory device, and a manufacturing method thereof are provided to easily implement high integration by including a very small foot print on a substrate. CONSTITUTION: A semiconductor pillar(54) includes an upper impurity region, a lower impurity region, and a vertical channel region. A bit line(56) is arranged on a first sidewall of the lower impurity region. A word line(58) is extended on the second sidewall of the vertical channel region to be vertical to the bit line. The word line is separately arranged on a second mesa. A gate insulation layer is provided between the vertical channel region and the word line. The lower impurity region includes the second mesa on the bit line.

Abstract translation: 目的：提供一种垂直半导体器件，存储器件及其制造方法，以通过在基片上包含非常小的脚印来容易地实现高集成度。 构成：半导体柱（54）包括上杂质区，下杂质区和垂直沟道区。 位线（56）布置在下部杂质区域的第一侧壁上。 字线（58）在垂直沟道区域的第二侧壁上延伸以垂直于位线。 字线分开布置在第二台面上。 在垂直沟道区域和字线之间设置栅极绝缘层。 下部杂质区域包括位线上的第二台面。

公开(公告)号：KR1020100093424A

公开(公告)日：2010-08-25

申请号：KR1020090012599

申请日：2009-02-16

Applicant: 삼성전자주식회사

Inventor： 윤재만 ,  진교영 ,  홍형선 ,  요시다마코토 ,  김봉수

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/76834 ,  H01L21/76816 ,  H01L23/485 ,  H01L27/10855 ,  H01L27/10888 ,  H01L27/11 ,  H01L27/11517 ,  H01L2924/0002 ,  H01L21/76897 ,  H01L2924/00

Abstract: PURPOSE: A semiconductor device including a contact plug is provided to easily secure a space for the formation of a contact plug by firstly form contact plugs and form a bit line in a spare space. CONSTITUTION: A semiconductor layer(100) defining a first region and a second region. A first contact plug(120) is electrically connected to the first region. A second contact plug(150) is electrically connected to the second region. A conductive layer(180) is electrically connected to the first contact plug. An insulating layer(160) is located between the conductive layer and the second contact plug.

Abstract translation: 目的：提供一种包括接触插头的半导体器件，通过首先形成接触插头，在备用空间中形成位线，以便容易地确保用于形成接触插塞的空间。 构成：限定第一区域和第二区域的半导体层（100）。 第一接触插塞（120）电连接到第一区域。 第二接触插塞（150）电连接到第二区域。 导电层（180）电连接到第一接触插塞。 绝缘层（160）位于导电层和第二接触插塞之间。

公开(公告)号：KR100840789B1

公开(公告)日：2008-06-23

申请号：KR1020070011527

申请日：2007-02-05

Applicant: 삼성전자주식회사

Inventor： 요시다마코토 ,  김근남 ,  이철 ,  박동건 ,  양원석

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66795 ,  H01L29/66621 ,  H01L29/7834 ,  H01L29/7851 ,  H01L29/4236

Abstract: A recessed transistor and a manufacturing method thereof are provided to improve electrical characteristics of the recessed transistor by forming a dominant channel along a gate insulation film. A recessed transistor includes a substrate(105), an active pin(160), a gate insulation film(170), and a gate conductive film. An active region and a field region are defined on the substrate, which includes a device isolation film and a recess structure. The device isolation film includes first and second insulation film patterns. The recess structure includes an upper recess and a lower recess. The active pin is applied between a sidewall of the device isolation film and a sidewall of the lower recess and at an interface between the active region and the field region. The gate insulation film is formed along a sidewall and a bottom of the recess structure. The gate conductive film is formed on the gate insulation film and sufficiently buries the recess structure.

Abstract translation: 提供凹陷晶体管及其制造方法，以通过沿着栅极绝缘膜形成主导通道来改善凹陷晶体管的电特性。 凹陷晶体管包括基板（105），有源引脚（160），栅极绝缘膜（170）和栅极导电膜。 在衬底上限定有源区和场区，其包括器件隔离膜和凹陷结构。 器件隔离膜包括第一和第二绝缘膜图案。 凹部结构包括上凹部和下凹部​​。 有源引脚施加在器件隔离膜的侧壁和下凹槽的侧壁之间以及在有源区域和场区域之间的界面处。 栅绝缘膜沿凹槽结构的侧壁和底部形成。 栅极导电膜形成在栅极绝缘膜上并充分地埋入凹部结构。

公开(公告)号：KR100825815B1

公开(公告)日：2008-04-28

申请号：KR1020070055682

申请日：2007-06-07

Applicant: 삼성전자주식회사

Inventor： 정경호 ,  요시다마코토 ,  강재록 ,  이철 ,  김근남

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823412 ,  H01L21/823456 ,  H01L29/66621 ,  H01L29/78 ,  H01L29/4236 ,  H01L29/66795 ,  H01L29/785

Abstract: A semiconductor device having an active pattern having a channel recess and a method for manufacturing the same are provided to suppress a narrow width effect by increasing a channel width. An active pattern(100b) having first active regions and a second active region arranged between the first active regions is formed on an upper part of a semiconductor substrate(100). An isolation layer(110) is formed to surround the active pattern. A channel recess part for exposing sidewalls of the first active regions facing each other is formed by recessing an upper region of the second active region. A groove(110a) for exposing a sidewall of the second active region is formed within the isolation layer. Sidewalls of the groove are protruded in comparison with the sidewalls of the first active regions.

Abstract translation: 提供具有沟道凹槽的有源图案的半导体器件及其制造方法，以通过增加沟道宽度来抑制窄宽度效应。 在半导体衬底（100）的上部形成有具有第一有源区和布置在第一有源区之间的第二有源区的有源图案（100b）。 形成隔离层（110）以包围有源图案。 通过凹陷第二有源区的上部区域来形成用于暴露面对的第一有源区的侧壁的沟槽凹部。 用于暴露第二有源区的侧壁的沟槽（110a）形成在隔离层内。 与第一活性区域的侧壁相比，槽的侧壁突出。

公开(公告)号：KR100744137B1

公开(公告)日：2007-08-01

申请号：KR1020060031489

申请日：2006-04-06

Applicant: 삼성전자주식회사

Inventor： 강재록 ,  요시다마코토 ,  장세명

IPC: H01L21/336

Abstract: A semiconductor device and its fabricating method are provided to selectively remove a portion of a liner nitride layer using one photoresist mask pattern, thereby forming a finFET which reduces the effect of a signal due to a gate line in a cell region. A substrate(10) having an isolation film defining active regions(20) is provided. A first active region is formed in a cell region, and is covered by a gate structure(40) which is filled in a partially removed portion of the isolation film. A second active region is formed in a core region, and is covered by the gate structure. The core region has a separated upper surface. A Ferrire region has a third active region in which a gate structure is positioned on the upper surface.

Abstract translation: 提供半导体器件及其制造方法，以使用一个光致抗蚀剂掩模图案选择性地去除衬垫氮化物层的一部分，从而形成减小由于单元区域中的栅极线引起的信号影响的finFET。 提供具有限定有源区（20）的隔离膜的衬底（10）。 第一有源区域形成在单元区域中，并且被填充在隔离膜的部分去除部分中的栅极结构（40）覆盖。 第二有源区域形成在核心区域中，并被栅极结构覆盖。 核心区域具有分离的上表面。 Ferrire区域具有第三有源区域，其中栅极结构位于上表面上。

公开(公告)号：KR1020060023308A

公开(公告)日：2006-03-14

申请号：KR1020040072109

申请日：2004-09-09

Applicant: 삼성전자주식회사

Inventor： 장세명 ,  오용철 ,  요시다마코토

IPC: H01L21/336

CPC classification number: H01L29/4236 ,  H01L29/66537 ,  H01L29/66553 ,  H01L29/66621 ,  H01L29/7834

Abstract: 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법이 개시된다. 본 발명에 따른 반도체 소자는 반도체 기판에 형성된 소오스 및 드레인, 소오스 및 드레인 사이의 반도체 기판에 형성된 리세스 트렌치 하의 반도체 기판 영역으로서 리세스 트렌치 하부를 둘러싸는 형태의 로컬 채널 불순물 도핑 영역, 및 리세스 트렌치를 매립하여 형성된 게이트를 구비하는 로컬 리세스 채널 트랜지스터를 포함한다.