公开(公告)号：KR1020040079065A

公开(公告)日：2004-09-14

申请号：KR1020030013978

申请日：2003-03-06

Applicant: 삼성전자주식회사

Inventor： 이화성 ,  유재윤 ,  이호 ,  이승환 ,  임벼리

IPC: H01L29/73

CPC classification number: H01L29/66287 ,  H01L29/0804 ,  H01L29/7375 ,  H01L29/7378

Abstract: PURPOSE: A bipolar device fabricating method including a germane gas pretreatment on a single crystalline silicon layer is provided to perform a pretreatment process using germane gas in the same deposition equipment as used in forming a polycrystalline silicon layer by an in-situ process by effectively cleaning the surface of the single crystalline silicon layer for constituting a base region and/or a capping silicon layer that contacts the lower part of the polycrystalline silicon layer. CONSTITUTION: A base region(300) is formed on a collector region(210,250) by a single crystalline silicon layer. An emitter region is formed on the single crystalline silicon layer by a polycrystalline silicon layer. Before the polycrystalline silicon layer is formed, a pretreatment process is performed on the surface of the single crystalline silicon layer by using germane gas.

Abstract translation: 目的：提供一种在单晶硅层上进行锗烷气体预处理的双极器件制造方法，通过有效清洗，通过原位工艺在与形成多晶硅层相同的沉积设备中进行使用锗烷气体的预处理工艺 用于构成基极区域的单晶硅层的表面和/或与多晶硅层的下部接触的覆盖硅层。 构成：通过单晶硅层在集电极区（210,250）上形成基极区（300）。 通过多晶硅层在单晶硅层上形成发射极区域。 在形成多晶硅层之前，通过使用锗烷气体对单晶硅层的表面进行预处理工艺。

公开(公告)号：KR1020040048483A

公开(公告)日：2004-06-10

申请号：KR1020020076230

申请日：2002-12-03

Applicant: 삼성전자주식회사

Inventor： 박문한 ,  임벼리 ,  유재윤

IPC: H01L21/31

CPC classification number: H01L21/28202 ,  H01L21/3144 ,  H01L29/513 ,  H01L29/518

Abstract: PURPOSE: A method for forming a gate oxide layer of a semiconductor device is provided to reduce the proportion of defective devices caused by the formed gate oxide layer by effectively removing the surface contamination of a semiconductor substrate and simultaneously carrying out a nitridation treatment on the gate oxide layer. CONSTITUTION: A cleaning process is carried out for removing a native oxide layer of a semiconductor substrate and an oxide layer generated when removing the native oxide layer(S2). An hydrogen annealing process is carried out on the resultant structure for forming a hydrogen protecting layer, wherein the hydrogen protecting layer is capable of improving the surface roughness of the semiconductor substrate(S4). A gate oxide layer is formed on the resultant structure(S6). A nitridation treatment is carried out on the gate oxide layer for preventing ions from penetrating into the semiconductor substrate(S8).

Abstract translation: 目的：提供一种用于形成半导体器件的栅极氧化层的方法，以通过有效地去除半导体衬底的表面污染物并同时在栅极上进行氮化处理来减少由形成的栅极氧化物层引起的缺陷器件的比例 氧化层。 构成：为了去除半导体衬底的自然氧化物层和去除自然氧化物层而产生的氧化物层，进行清洗处理（S2）。 对形成氢保护层的所得结构进行氢退火处理，其中氢保护层能够改善半导体衬底的表面粗糙度（S4）。 在所得结构上形成栅氧化层（S6）。 在栅极氧化物层上进行氮化处理，以防止离子渗入半导体衬底（S8）。

公开(公告)号：KR1020030087672A

公开(公告)日：2003-11-15

申请号：KR1020020025511

申请日：2002-05-09

Applicant: 삼성전자주식회사

Inventor： 박문한 ,  권대진 ,  유재윤

IPC: H01L21/8247

Abstract: PURPOSE: A method for manufacturing a non-volatile memory device is provided to be capable of preventing the contact between a nitride layer and a gate polysilicon layer. CONSTITUTION: After sequentially forming the first oxide layer(12), a silicon nitride layer(14), and the second oxide layer(16) on a semiconductor substrate(10), a gate electrode formation region is defined by carrying out a photo and etching process for selectively exposing the upper surface of the semiconductor substrate. A silicon layer is partially grown at the exposed portion of the semiconductor substrate for preventing the contact with the silicon nitride layer. An oxide layer(32) is formed at the resultant structure by carrying out a gate oxidation process. Then, a gate polysilicon layer(34) is formed at the upper portion of the oxide layer.

Abstract translation: 目的：提供一种用于制造非易失性存储器件的方法，以能够防止氮化物层和栅极多晶硅层之间的接触。 构成：在顺序地形成第一氧化物层（12）之后，在半导体衬底（10）上形成氮化硅层（14）和第二氧化物层（16），通过执​​行照片和 用于选择性地暴露半导体衬底的上表面的蚀刻工艺。 在半导体衬底的暴露部分部分地生长硅层，以防止与氮化硅层的接触。 通过进行栅极氧化处理，在所得结构处形成氧化物层（32）。 然后，在氧化物层的上部形成栅多晶硅层（34）。

公开(公告)号：KR1020020088595A

公开(公告)日：2002-11-29

申请号：KR1020010027345

申请日：2001-05-18

Applicant: 삼성전자주식회사

Inventor： 홍석훈 ,  이정수 ,  유재윤 ,  박경원

IPC: H01L21/76

Abstract: PURPOSE: A trench isolation method of a semiconductor device is provided to prevent a dent generated at edge portions of a trench and to reduce a leakage current by forming an oxide layer at both sidewalls of a mask insulating layer. CONSTITUTION: A mask insulating pattern(103) including a pad oxide(101) and a silicon nitride layer(102) is formed on a desired region of a semiconductor substrate(100). A trench(110) is formed by etching the exposed substrate(100) using the mask insulating pattern(103) as a mask. An oxide layer(105) is formed on the surface of the mask insulating pattern(103) and at inner walls of the trench(110). A trench liner layer(109) is formed on the oxide layer(105). An isolation layer(111) is filled into the trench(110). Then, the mask insulating pattern(103) is removed.

Abstract translation: 目的：提供半导体器件的沟槽隔离方法，以防止在沟槽的边缘部分处产生的凹陷，并且通过在掩模绝缘层的两个侧壁处形成氧化物层来减少漏电流。 构成：在半导体衬底（100）的所需区域上形成包括衬垫氧化物（101）和氮化硅层（102）的掩模绝缘图案（103）。 通过使用掩模绝缘图案（103）作为掩模蚀刻暴露的基板（100）来形成沟槽（110）。 在掩模绝缘图案（103）的表面和沟槽（110）的内壁处形成氧化物层（105）。 在氧化物层（105）上形成沟槽衬垫层（109）。 隔离层（111）被填充到沟槽（110）中。 然后，除去掩模绝缘图案（103）。

公开(公告)号：KR1020000074728A

公开(公告)日：2000-12-15

申请号：KR1019990018861

申请日：1999-05-25

Applicant: 삼성전자주식회사

Inventor： 김형섭 ,  유재윤 ,  구자흠

IPC: H01L21/334

Abstract: PURPOSE: A method for manufacturing a gate structure of a semiconductor device using a liquid phase deposition is provided to form a cobalt silicide pattern, by using a silicon oxidation layer in a selective liquid phase deposition without using a selective dry etching process. CONSTITUTION: A silicon layer is formed on a semiconductor substrate(100). A photoresist layer pattern is formed on the silicon layer. The silicon layer is patterned to form a silicon pattern by using the photoresist layer pattern as an etch mask. A silicon oxidation layer(400) exposing an upper surface of the photoresist layer pattern is selectively formed in a liquid phase deposition by using a selective characteristic with the photoresist layer pattern on a semiconductor substrate exposed by the silicon pattern(250). The photoresist layer pattern is eliminated. A cobalt silicide pattern filling a gap(450) between the silicon oxidation layers is formed on the silicon pattern exposed by eliminating the photoresist layer pattern. The silicon oxidation layer is eliminated.

Abstract translation: 目的：提供使用液相沉积制造半导体器件的栅极结构的方法，以通过在选择性液相沉积中使用硅氧化层而不使用选择性干蚀刻工艺来形成钴硅化物图案。 构成：在半导体衬底（100）上形成硅层。 在硅层上形成光致抗蚀剂图案。 通过使用光致抗蚀剂层图案作为蚀刻掩模，将硅层图案化以形成硅图案。 通过使用由硅图案（250）暴露的半导体衬底上的光致抗蚀剂层图案的选择性特性，在液相沉积中选择性地形成曝光光致抗蚀剂层图案的上表面的硅氧化层（400）。 消除光致抗蚀剂层图案。 通过消除光致抗蚀剂层图案在暴露的硅图案上形成填充硅氧化层之间的间隙（450）的硅化钴图案。 消除硅氧化层。

公开(公告)号：KR1019990070954A

公开(公告)日：1999-09-15

申请号：KR1019980006131

申请日：1998-02-26

Applicant: 삼성전자주식회사

Inventor： 유재윤 ,  김형섭 ,  구자흠 ,  후지하라가즈유끼

IPC: H01L29/772

Abstract: 본 발명의 모스 트랜지스터의 제조방법은 실리콘 기판 상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상에 제1 폴리실리콘막을 형성하는 단계와, 상기 제1 폴리실리콘막과 게이트 산화막의 계면 근방에 질소가 분포하도록 상기 제1 폴리실리콘막의 전면에 질소 이온을 주입하는 단계와, 상기 제1 폴리실리콘막 상에 보론이 포함된 제2 폴리실리콘막을 성장시켜 제1 폴리실리콘막과 제2 폴리실리콘막으로 구성된 게이트 전극을 형성하는 단계를 포함하여 이루어진다. 본 발명의 모스트랜지스터 제조 방법에 의하면, 질소의 깊이를 보론의 깊이보다 깊게 되고, 질소의 깊이 분포를 게이트 전극과 게이트 산화막의 계면에 누적시킴으로써 게이트 전극의 디플리션 문제를 해결할 수 있다.

公开(公告)号：KR100689413B1

公开(公告)日：2007-05-17

申请号：KR1019980059237

申请日：1998-12-28

Applicant: 삼성전자주식회사

Inventor： 유재윤

IPC: H04L12/26

Abstract: 본 발명은 네트워크 장비를 효율적으로 원격 모니터링하는 장치 및 방법을 개시하고 있다. 이러한 본 발명에서는 낮은 순위의 태스크와 이더넷 드라이버가 공유하는 메모리를 두어 패킷 지연시간을 감소시키고, 이더넷 드라이버의 프로세싱에 의해 알몬(RMON)모듈의 처리가 종속되지 않도록 함으로써 RMON모듈의 고유 기능이 극대화되어 처리되도록 한다.

公开(公告)号：KR100583962B1

公开(公告)日：2006-05-26

申请号：KR1020040005858

申请日：2004-01-29

Applicant: 삼성전자주식회사

Inventor： 유재윤 ,  이화성 ,  우에노테츄지 ,  이호 ,  이승환 ,  김현석 ,  박문한

IPC: H01L29/78

CPC classification number: H01L29/66537 ,  H01L29/1083 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/66553 ,  H01L29/6659 ,  H01L29/7833

Abstract: 반도체 장치의 트랜지스터들 및 그 제조 방법들을 제공한다. 상기 트랜지스터 및 그 제조 방법들은 게이트 패턴에 실리 사이드 공정을 실시해서 그 패턴의 전부분을 실리 사이드 막(Silicide layer)으로 형성하여 트랜지스터의 전기적 특성을 개선하는 방안을 제시해준다. 이를 위해서, 상기 트랜지스터 및 그 제조 방법들은 반도체 기판에 활성영역을 형성하는 것을 포함한다. 상기 활성영역을 갖는 반도체 기판에 전극 영역 들 및 전극 영역들을 감싸는 확산 방지 영역들이 배치된다. 상기 전극 영역들 사이에 배치되도록 반도체 기판 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 게이트 패턴이 배치되는데, 상기 게이트 패턴은 실리 사이드 막으로 형성한다. 상기 게이트 패턴의 측부들로부터 이격되고 동시에 전극 영역들에 전기적으로 각각 접속하는 전극 패턴들을 형성한다. 이를 통해서, 상기 게이트 패턴을 갖는 트랜지스터는 반도체 장치의 구동 동안 게이트 패턴 내의 디플리이션 정전용량(Depletion Capacitace)을 줄여서 전류 구동 능력을 향상시킬 수 있다.
전극 영역, 확산 방지 영역, 게이트 패턴, 게이트 절연막, 실리 사이드 막.

公开(公告)号：KR1020060013063A

公开(公告)日：2006-02-09

申请号：KR1020040061842

申请日：2004-08-05

Applicant: 삼성전자주식회사

Inventor： 추강수 ,  김진현 ,  유재윤 ,  박재언 ,  양종호

IPC: B41J2/235

CPC classification number: B41J2/1629 ,  B41J2/164

Abstract: 경사진 프로파일의 금속막 패턴을 갖는 반도체소자 제조방법들을 제공한다. 이 방법들은 반도체기판 상에 금속막을 구비한다. 상기 금속막 상에 포토레지스트막을 형성한다. 이어, 상기 포토레지스트막을 패터닝하여 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 UV-경화시킨다. 상기 경화된 포토레지스트 패턴을 식각마스크로 이용하여 상기 금속막을 습식식각하여 경사진 프로파일(slope-profile)을 갖는 금속막 패턴을 형성한다.
UV-경화, 불순물 이온 주입, 폴리머 처리, 경사진 프로파일(slope-profile), 금속막 패턴

公开(公告)号：KR1020050015401A

公开(公告)日：2005-02-21

申请号：KR1020030054196

申请日：2003-08-05

Applicant: 삼성전자주식회사

Inventor： 이화성 ,  유재윤 ,  이호 ,  이승환

IPC: H01L21/336

Abstract: PURPOSE: A method for manufacturing semiconductor device having a silicon carbide channel layer is provided to minimize reduction of thickness of the silicon carbide channel layer by forming the silicon carbide channel layer only on active regions. CONSTITUTION: An active region is confined by forming a determined isolation region on a semiconductor substrate(100). A silicon carbide channel layer(114) is formed on the active region on the semiconductor substrate by using a selective epitaxial growth method. A gate is formed on the silicon carbide channel layer. An ion injection operation is performed to adjust threshold voltages after forming the silicon carbide channel layer. A silicon layer is further formed on the silicon carbide channel layer.

Abstract translation: 目的：提供一种用于制造具有碳化硅通道层的半导体器件的方法，以通过仅在有源区上形成碳化硅沟道层来最小化碳化硅沟道层的厚度减小。 构成：通过在半导体衬底（100）上形成确定的隔离区来限制有源区。 通过使用选择性外延生长法在半导体衬底上的有源区上形成碳化硅沟道层（114）。 栅极形成在碳化硅沟道层上。 执行离子注入操作以在形成碳化硅通道层之后调节阈值电压。 在碳化硅通道层上进一步形成硅层。