公开(公告)号：KR1020080032968A

公开(公告)日：2008-04-16

申请号：KR1020060099429

申请日：2006-10-12

Applicant: 삼성전자주식회사

Inventor： 장동원 ,  장성남 ,  주경중 ,  서승건 ,  백은진

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L21/76838 ,  H01L21/823475

Abstract: A semiconductor device and a method of manufacturing the same are provided to increase a coupling rate by increasing an area of a gate interlayer dielectric to be inserted between a floating gate electrode and a control gate electrode. A gate insulating layer(102) is formed on an upper surface of a semiconductor substrate(100). A floating gate electrode(104) is formed on an upper surface of the gate insulating layer. A gate interlayer dielectric is formed to surround an upper part and a lateral part of the floating gate electrode. A control gate electrode(108) is formed to surround the gate interlayer dielectric. An impurity region(110) is formed on the semiconductor substrate corresponding to both sides of the floating gate electrode. The gate interlayer dielectric includes a first gate interlayer dielectric(106) of the upper part of the floating gate electrode and a second gate interlayer dielectric of the lateral part of the floating gate electrode.

Abstract translation: 提供了一种半导体器件及其制造方法，以通过增加待插入在浮置栅极电极和控制栅电极之间的栅极层间电介质的面积来增加耦合速率。 在半导体衬底（100）的上表面上形成栅极绝缘层（102）。 在栅极绝缘层的上表面上形成浮栅电极（104）。 形成栅极层间电介质以包围浮置栅电极的上部和侧部。 形成控制栅电极（108）以围绕栅极层间电介质。 在对应于浮栅电极的两侧的半导体衬底上形成杂质区（110）。 栅极层间电介质包括浮置栅电极的上部的第一栅极层间电介质（106）和浮置栅电极的侧面部分的第二栅极层间电介质。

公开(公告)号：KR1020070046412A

公开(公告)日：2007-05-03

申请号：KR1020050103107

申请日：2005-10-31

Applicant: 삼성전자주식회사

Inventor： 강대웅 ,  장성남 ,  이경주 ,  김진주 ,  이은정

IPC: H01L27/115

CPC classification number: H01L21/76 ,  H01L21/764 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11524 ,  H01L27/11568

Abstract: 본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것이다. 상기 방법은 기판 상에 복수의 게이트 구조물과 상기 복수의 게이트 구조물 하부를 덮는 제1 절연막 패턴을 형성하고, 상기 제1 절연막 패턴 상에 형성되되, 상기 제1 절연막 패턴의 일부를 노출시키는 제2 절연막 패턴을 형성하고, 상기 제1 절연막 패턴을 제거하는 것을 포함한다. 상기 제1 절연막 패턴이 제거된 위치에 공기층(air layer)이 형성된다. 본 발명에 의하면, 메모리 장치의 동작속도가 빨라지고, 게이트 구조물간 간섭이 최소화되어 메모리 장치의 특성 및 신뢰성이 향상된다.
비휘발성 메모리 장치, 게이트 구조물, 층간 절연막, 유전율

Abstract translation: 本发明涉及一种制造非易失性存储器件的方法。 形成方法的第二绝缘膜在所述多个栅极结构和所述第一绝缘膜，以形成覆盖所述多个下面的栅极结构，在基板上的图案的第一绝缘膜图案，暴露所述第一绝缘膜图案的一部分 形成图案，并去除第一绝缘膜图案。 空气层形成在第一绝缘膜图案被去除的位置处。 根据本发明，存储器件的操作速度增加，并且栅极结构之间的干扰被最小化，由此改善存储器件的特性和可靠性。

公开(公告)号：KR100688475B1

公开(公告)日：2007-03-08

申请号：KR1020000011239

申请日：2000-03-07

Applicant: 삼성전자주식회사

Inventor： 정규철 ,  장성남 ,  황덕성

IPC: H01L27/02

Abstract: 본 발명의 텅스텐 퓨즈 링크를 갖는 반도체 소자는, 반도체 기판 위에 절연막을 개재하여 형성된 텅스텐 퓨즈와, 이 텅스텐 퓨즈 위에 형성된 흡습 방지막과, 이 흡습 방지막 위에 형성된 금속간 절연막과, 이 금속간 절연막 위에 형성되되, 금속간 절연막 및 흡습 방지막을 관통하는 컨택을 통해 텅스텐 퓨즈와 연결되는 금속막 패턴, 및 이 금속막 패턴 위에서, 금속간 절연막의 일부를 노출시킴으로써 형성되는 퓨즈 윈도우를 갖는 보호막을 구비하는 것을 특징으로 한다.

公开(公告)号：KR100505623B1

公开(公告)日：2005-08-03

申请号：KR1019990000538

申请日：1999-01-12

Applicant: 삼성전자주식회사

Inventor： 최준영 ,  여차동 ,  백현철 ,  장성남

IPC: H01L29/78 ,  H01L21/336

Abstract: LDD 구조의 모스 트랜지스터 및 그 제조방법이 개시된다. 본 발명은 제1 도전형의 반도체 기판 상에 형성된 게이트 절연막과, 게이트 절연막 측벽에 형성되고 게이트 절연막 상부로 돌출된 스페이서와, 게이트 절연막 및 스페이서 상에 형성된 제1 부분 및 제1 부분과 연결되고 스페이서 보다 옆으로 확장되되 반도체 기판과는 스페이서의 높이 만큼 이격되어 형성된 제2 부분으로 구성된 게이트 패턴과, 게이트 패턴 제2 부분에 대응하는 반도체 기판 영역 상에 형성된 제2 도전형의 저농도 소스/드레인 영역과, 게이트 패턴에 대응하는 반도체 기판의 양측 영역에 형성되고, 저농도의 소스/드레인 영역과 접하는 고농도의 소스/드레인 영역을 구비한다.

公开(公告)号：KR1020040058560A

公开(公告)日：2004-07-05

申请号：KR1020020084866

申请日：2002-12-27

Applicant: 삼성전자주식회사

Inventor： 신광식 ,  박규찬 ,  장성남 ,  박봉태

IPC: H01L27/115

Abstract: PURPOSE: A flash memory device and a forming method thereof are provided to increase the coupling ratio between a floating gate and a control gate by controlling the depth of a contact hole. CONSTITUTION: A flash memory device includes a plurality of word lines(85). The word line includes a lower floating gate(87) and an upper floating gate(93) on the lower floating gate in a contact hole. The contact hole is formed through an interlayer dielectric(89). The upper floating gate is formed like a sidewall spacer. The word line further includes a control gate(97) for completely filling the contact hole and a dielectric layer(95) on the lower and upper floating gate for isolating the control gate from the lower and upper floating gate.

Abstract translation: 目的：提供闪速存储器件及其形成方法，以通过控制接触孔的深度来增加浮动栅极和控制栅极之间的耦合比。 构成：闪存器件包括多个字线（85）。 字线包括在接触孔中的下浮动栅极上的下浮动栅极（87）和上浮置栅极（93）。 接触孔通过层间电介质（89）形成。 上部浮动栅极形成为侧壁间隔物。 字线还包括用于完全填充接触孔的控制栅极（97）和用于将控制栅极与下部和上部浮动栅极隔离的下部和上部浮动栅极上的介电层（95）。

公开(公告)号：KR100439025B1

公开(公告)日：2004-07-03

申请号：KR1020010002984

申请日：2001-01-18

Applicant: 삼성전자주식회사

Inventor： 신광식 ,  장성남 ,  김재우

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/788

CPC classification number: H01L27/115 ,  H01L27/11521

Abstract: A method for fabricating a floating gate in a non-volatile memory device and a floating gate fabricated using the same are provided. A conductive layer having upper and lower portions is formed over a substrate with field regions formed therein. A hard mask layer is formed over the conductive layer. Next, a photoresist pattern is formed over the hard mask layer. The hard mask layer is etched to form a hard mask pattern, using the photoresist pattern as an etching mask. The upper portion of the conductive layer is slope-etched, leaving the lower portion of the conductive layer intact, using the photoresist pattern as an etching mask. The slope-etched upper portion of the conductive layer is again vertically etched and the lower portion of the conductive layer is concurrently slope-etched, using the hard pattern as an etching mask. With the present invention, a bridge between floating gates can be reduced, and field loss can be reduced during processing steps such as an ONO etching process.

Abstract translation: 提供了一种用于制造非易失性存储器件中的浮置栅极的方法以及使用该方法制造的浮置栅极。 具有上部和下部的导电层形成在其中形成有场区的衬底上。 硬掩模层形成在导电层上。 接下来，在硬掩模层上形成光致抗蚀剂图案。 使用光致抗蚀剂图案作为蚀刻掩模来蚀刻硬掩模层以形成硬掩模图案。 使用光致抗蚀剂图案作为蚀刻掩模，导电层的上部被斜坡蚀刻，使得导电层的下部保持完整。 使用硬图案作为蚀刻掩模，导电层的斜坡蚀刻上部再次被垂直蚀刻，并且导电层的下部同时被斜蚀刻。 利用本发明，可以减少浮栅之间的桥，并且可以在诸如ONO蚀刻工艺的处理步骤期间减小场损失。

公开(公告)号：KR1020040050408A

公开(公告)日：2004-06-16

申请号：KR1020020078234

申请日：2002-12-10

Applicant: 삼성전자주식회사

Inventor： 신광식 ,  이원홍 ,  장성남

IPC: H01L21/76

Abstract: PURPOSE: A method for forming a trench of a semiconductor device is provided to be capable of controlling the depth of trenches according to predetermined regions without an additional process. CONSTITUTION: A semiconductor substrate(100) is defined with an active region(A) and a peripheral region(B). An oxide layer(120a), a nitride layer(140a) and a mask pattern(160) are sequentially formed on the semiconductor substrate. A plurality of cell region trenches(180) and peripheral region trench patterns are simultaneously formed by carrying out a trench etching process using the mask pattern as an etching mask. At this time, the depth of the cell region trench is the same as that of the peripheral region trench pattern. Then, peripheral region trenches(190a) having the second depth are formed by selectively etching the exposed substrate of the peripheral region trench pattern.

Abstract translation: 目的：提供一种用于形成半导体器件的沟槽的方法，以便能够根据预定区域控制沟槽的深度而不需要额外的工艺。 构成：半导体衬底（100）被限定为有源区（A）和周边区（B）。 氧化物层（120a），氮化物层（140a）和掩模图案（160）依次形成在半导体衬底上。 通过使用掩模图案作为蚀刻掩模进行沟槽蚀刻工艺，同时形成多个单元区域沟槽（180）和外围区域沟槽图案。 此时，单元区域沟槽的深度与外围区域沟槽图案的深度相同。 然后，通过选择性地蚀刻暴露的外围区域沟槽图案的衬底来形成具有第二深度的周边区域沟槽（190a）。

公开(公告)号：KR1020000061626A

公开(公告)日：2000-10-25

申请号：KR1019990010796

申请日：1999-03-29

Applicant: 삼성전자주식회사

Inventor： 여차동 ,  장성남 ,  최준영 ,  백현철

IPC: H01L21/66

Abstract: PURPOSE: A method for evaluating a film quality of a gate oxide film is to improve an evaluation reliability in the film quality of the gate oxide film by evaluating together the gate oxide films of an N-well region and a P-well region. CONSTITUTION: A film quality evaluating method of gate oxide film comprises the steps of: forming an N-well region(36) and a P-well region(32) at periphery of the cell region on a substrate(30); growing a gate oxide film(40) on the whole surface of the resultant substrate; forming a plurality of gate conductive layers(42,44) on the upper portions of the N-well region and the P-well region respectively. The gate conductive layer is formed on the cell region as well as the N-well region and the P-well region. Also, the gate conductive layer is formed by depositing a conductive material on the gate oxide film of the substrate, and then simultaneously patterning the cell region, the N-well region, and the P-well region. Thereby, the film quality of the gate oxide film is evaluated at the N-well region and the P-well region.

Abstract translation: 目的：评价栅极氧化膜的膜质量的方法是通过将N阱区域和P阱区域的栅极氧化膜进行评价来提高栅极氧化膜的膜质量的评价可靠性。 构成：栅极氧化膜的膜质量评价方法包括以下步骤：在基板（30）上的单元区域的周围形成N阱区域（36）和P阱区域（32）; 在所得基板的整个表面上生长栅极氧化膜（40）; 在N阱区域和P阱区域的上部分别形成多个栅极导电层（42,44）。 栅极导电层形成在电池区域以及N阱区域和P阱区域上。 此外，通过在衬底的栅极氧化膜上沉积导电材料，然后同时构图电池区域，N阱区域和P阱区域，形成栅极导电层。 由此，在N阱区域和P阱区域中评价栅极氧化膜的膜质量。

公开(公告)号：KR1020000039634A

公开(公告)日：2000-07-05

申请号：KR1019980055033

申请日：1998-12-15

Applicant: 삼성전자주식회사

Inventor： 최준영 ,  여차동 ,  백현철 ,  장성남

IPC: H01L27/11

Abstract: PURPOSE: A method for manufacturing a load resistance member for a SRAM is provided to separately control the resistance of the load resistance member and the resistance of a power line by adjusting the length of the load resistance member. CONSTITUTION: A first inter layer insulation film(23) is formed on a semiconductor substrate(21). A node contact hole(NC') is formed by patterning the first inter layer insulation film(23). A first semiconductor film pattern(25a) is formed to cover the node contact hole(23). A second inter layer insulation film(29) is formed on the first semiconductor film pattern(25a). A hole(H) is formed by patterning the second inter layer insulation film(29). A second semiconductor film(31) is formed to cover the hole(H). A second semiconductor film pattern(31a) is formed by patterning the second semiconductor film(31) and the second inter layer insulation film(29). Impurities are implanted into the first and second semiconductor film pattern(25a,31a).

Abstract translation: 目的：制造用于SRAM的负载电阻部件的方法，通过调整负载电阻部件的长度，分别控制负载电阻部件的电阻和电力线的电阻。 构成：在半导体衬底（21）上形成第一层间绝缘膜（23）。 通过图案化第一层间绝缘膜（23）形成节点接触孔（NC'）。 形成第一半导体膜图案（25a）以覆盖节点接触孔（23）。 在第一半导体膜图案（25a）上形成第二层间绝缘膜（29）。 通过图案化第二层间绝缘膜（29）形成孔（H）。 形成第二半导体膜（31）以覆盖孔（H）。 第二半导体膜图案（31a）通过图案化第二半导体膜（31）和第二层间绝缘膜（29）而形成。 将杂质注入到第一和第二半导体膜图案（25a，31a）中。

公开(公告)号：KR1019990069987A

公开(公告)日：1999-09-06

申请号：KR1019980004586

申请日：1998-02-16

Applicant: 삼성전자주식회사

Inventor： 백현철 ,  조후성 ,  여차동 ,  장성남

IPC: H01L21/28

Abstract: 반도체 소자의 신뢰성과 생산성을 향상시킬 수 있으며, 집적도를 향상시킬 수 있는 반도체 소자의 배선 구조에 관해 기재하고 있다. 본 발명에 따른 반도체 소자의 배선 구조는, 반도체 기판 상의 단차가 있는 부위에서의 배선 구조에 있어서, 단차로 인한 공정 마진 부족으로 도전층의 폭이 얇아지거나 끊어지는 현상을 방지할 수 있도록, 단차 부위의 양쪽 에지부 일부와 오버랩되는 라인 형태의 도전층을 구비한다.