公开(公告)号：KR1019970018725A

公开(公告)日：1997-04-30

申请号：KR1019950031028

申请日：1995-09-21

Applicant: 삼성전자주식회사

Inventor： 송윤흡 ,  정규철

IPC: H01L29/786

Abstract: 본 발명은 단층채널 전도층을 형성하여 PMOS 박막 트랜지스터를 제조하는 방법에 관한 것으로서, N+ 전도형의 게이트 전극층의 패턴을 형성하는 공정 단계;, 상기 게이트의 절연막, 채널 전도층 및 상부 절연막을 연속으로 증착하는 공정 단계;, 사진 공정으로 정렬 노광하고, 선택적으로 상기 채널전도층과 상기 상부 절연막을 연속 식각하여 절연막 및 채널층을 형성하는 공정 단계;, 하부의 벌크 트랜지스터와의 연결하기 위해서 노드 영역에 콘택홀을 형성하는 공정 단계; 및 소스 및 드레인 전도층을 증착하여 패턴을 형성한 후 P+전도형으로 소스 및 드레인 영역을 형성하는 단계를 포함한다.
따라서, 상술한 바와 같이 본 발명에 따른 박막 트랜지스터의 제조 방법은 게이트 절연막과 채널 전도층을 연속적으로 증착함으로써 게이트 절연층의 손상을 방지하고, 단층 채널 전도층을 형성함으로써 안정적인 신뢰성 및 특성을 확보하는 효과를 갖는다.

公开(公告)号：KR1019970018031A

公开(公告)日：1997-04-30

申请号：KR1019950029314

申请日：1995-09-07

Applicant: 삼성전자주식회사

Inventor： 송윤협 ,  정규철

IPC: H01L21/28

Abstract: 본 발명은 반도체 장치의 셀 내의 파워 라인과 쇼트없이 콘택홀 내에 금속배선을 매몰하거나, 스탭 컨버리지(step converage)을 할 수 있는 콘택홀을 형성하는 방법에 관한 것으로서, 콘택홀이 상단의 넓은 개구부로부터 단계별로 그 개구부가 좁아지면서 하단의 접촉 개구부로 이어지는 구조로 좁아지는 단계가 3회 이상인 콘택홀의 구조를 갖는다.
따라서, 상술한 바와 같이 본 발명에 따른 콘택홀의 형성 방법은 그 좁아지는 단계는 3회 이상이며 최종습식 식각과 건식 식각에 의해 구현되는 식각턱은 종래의 방법 대비 원만하게 이루어짐으로 인해 셀영역의 파워라인과의 쇼트불량을 방지하면서도 주변회로 영역의 콘택홀에서 금속 배선을 원활히 할 수 있는 효과를 갖는다.

公开(公告)号：KR1019970008602A

公开(公告)日：1997-02-24

申请号：KR1019950023179

申请日：1995-07-31

Applicant: 삼성전자주식회사

Inventor： 정규철 ,  송윤흡

IPC: H01L27/108

Abstract: 박막 트랜지스터를 구비하는 반도체 메모리 장치에 관하여 개시한다. 본 발명은 채널 전도층 형성후 사진공정으로 형성되어지는 소스 및 드레인 전극단의 정렬 오차 문제를 근본적으로 해결하기 위해서 채널전도층 형성후 절연막 스페이서를 채널전도층 측벽에만 국부적으로 만드는 것으로써 형성된 소스 및 드레인 전극 패드채널전도층을 스페이서 식각에서 노출하고 후속 전도층으로 연결하는 방법 및 구조로부터 이온 주입 마스크가 필요없는 자기 정렬 방식의 TFT 오프셋 및 소스/드레인 영역 형성이 가능한 반도체 메모리 장치를 제시한다.

公开(公告)号：KR1019970077363A

公开(公告)日：1997-12-12

申请号：KR1019960017528

申请日：1996-05-22

Applicant: 삼성전자주식회사

Inventor： 정규철

IPC: H01L21/335

Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
본 발명은 박막 트랜지스터에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 하부 게이트 TFT의 채널 도전층을 채널 영역과 소오스 및 드레인 영역을 분리 형성하여 부정합을 제거하여 안정된 특성을 가지며 또한 오프셋 영역을 게이트 도전층과 수직으로 형성하여 SRAM 쎌의 고집적화를 가질 수 있는 TFT 및 그 제조 방법을 제공한다.
3. 발명의 해결방법의 요지
본 발명은 게이트 도전층 상부에 채널을 가지는 박막 트랜지스터에 있어서, 상기 게이트 도전층 상부표면 양끝단의 소정거리의 안쪽부분과 상기 게이트 도전층을 제외한 기판 상부표면에, 상기 기판으로부터 상기 게이트 도전층 상부표면 높이에서 소정 높이까지 형성된 제1절연막과, 상기 게이트 도전층 상부표면과 상기 제1절연막 측벽을 따라 소정 두께를 가지며 오프셋 영역의 길이만큼 상기 제1절연막의 상부표면 높이와 동일한 높이로 형성된 제2절연막과, 상기 제2절연막의 상부표면 및 측벽을 따라 소정 두께로 형성된 제1도전층과, 제1채널 도전층의 상부표면 및 측벽을 따라 상기 제1절연막의 상부표면 높이와 동일한 높이까지 채워져 형성된 제3절연막과, 상기 제3절연막을 사이에 두고 상기 제1절연막 양쪽 상부표면에서 상기 제3절연막 상부표 면의 소정 부분까지 소정 두께로 각각 분리 형성된 제2도전층을 가짐을 특징으로 한다.
4. 발명의 중요한 용도
본 발명은 박막 트랜지스터에 적합하게 사용된다.

公开(公告)号：KR1020020000920A

公开(公告)日：2002-01-09

申请号：KR1020000034257

申请日：2000-06-21

Applicant: 삼성전자주식회사

Inventor： 정규철 ,  장성남 ,  황덕성 ,  박규찬

IPC: H01L21/82

Abstract: PURPOSE: A method for manufacturing a semiconductor device including a fuse is provided to prevent moisture from being absorbed to the fuse, by making a fuse window prevent the fuse from being exposed in an over-etch process for eliminating a capping layer prepared as an uppermost layer of a pad even if an etch process for forming the fuse window over the fuse is performed while a process for forming a pad window exposing the pad is carried out. CONSTITUTION: A fuse(200) is formed on a semiconductor substrate(100) by interposing a lower insulation layer(150). An interlayer dielectric(300) covering the fuse is formed on the lower insulation layer. Two metal layer patterns(400f) filling a contact hole which penetrates the interlayer dielectric and exposes a part of the fuse, are formed on the interlayer dielectric, respectively connected to both end portions of the fuse. A passivation layer(500) is more than half as thick as the interval between at least two metal layer patterns, covering the metal layer patterns. The passivation layer between the metal layer patterns is selectively etched to form a fuse window(550f).

Abstract translation: 目的：提供一种用于制造包括保险丝的半导体器件的方法，以通过使保险丝窗口防止在过蚀刻工艺中暴露出来以消除作为最上层制成的封盖层来防止水分被吸收到熔丝 即使进行用于在保险丝上形成保险丝窗口的蚀刻工艺，也可以进行用于形成露出垫的垫窗的处理。 构成：通过插入下绝缘层（150）在半导体衬底（100）上形成熔丝（200）。 覆盖保险丝的层间电介质（300）形成在下绝缘层上。 在分别连接到熔丝的两个端部的层间电介质上形成两个金属层图案（400f），其填充穿透层间电介质并暴露熔丝的一部分的接触孔。 钝化层（500）比覆盖金属层图案的至少两个金属层图案之间的间隔大一半以上。 选择性地蚀刻金属层图案之间的钝化层以形成熔丝窗（550f）。

公开(公告)号：KR1020010110007A

公开(公告)日：2001-12-12

申请号：KR1020000030881

申请日：2000-06-05

Applicant: 삼성전자주식회사

Inventor： 정규철 ,  최동일

IPC: H01L21/76

Abstract: 트렌치 소자분리 방법이 제공된다. 이 방법은 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 트렌치 마스크 패턴을 형성하는 단계와, 상기 트렌치 마스크 패턴의 측벽에 스페이서를 형성하는 단계와, 상기 트렌치 마스크 패턴 및 상기 스페이서를 식각 마스크로 사용하여 상기 노출된 반도체기판을 식각하여 활성영역을 한정하는 트렌치 영역을 형성하는 단계와, 상기 트렌치 영역의 측벽 및 바닥 상에 제1 열산화막을 형성하는 단계와, 상기 스페이서 및 상기 제1 열산화막을 제거하는 단계와, 상기 제1 열산화막 및 상기 스페이서가 제거된 결과물을 열산화시키어 상기 트렌치 영역의 측벽 및 바닥에 제2 열산화막을 형성하는 단계와, 상기 제2 열산화막에 의해 둘러싸여진 상기 트렌치 영역을 채우는 절연막 패턴을 형성하는 단계를 포함한다.

公开(公告)号：KR1020010087492A

公开(公告)日：2001-09-21

申请号：KR1020000011239

申请日：2000-03-07

Applicant: 삼성전자주식회사

Inventor： 정규철 ,  장성남 ,  황덕성

IPC: H01L27/02

Abstract: PURPOSE: A semiconductor device and a method for fabricating the same is to prevent the oxidization of a tungsten fuse due to the moisture of the outside by subsequently depositing a silicon nitride layer and an interlayer dielectric on the tungsten fuse. CONSTITUTION: A tungsten fuse(110) is formed on an insulating layer(100). A silicon nitride layer(120), an interlayer dielectric(130) and an anti-reflective layer(140) are formed on the tungsten fuse in this order. A photoresist layer is formed on the anti-reflective layer. A photoresist pattern having an opening is formed by exposing and developing the photoresist layer through a photolithography method. The anti-reflection layer, the interlayer dielectric and the silicon nitride layer are partially etched to expose a part of the tungsten fuse by using the photoresist pattern as an etching mask. A metal layer pattern(150) is formed on the anti-reflection layer. A passivation layer(160) is formed on the metal layer pattern and the anti-reflective layer. A fuse window(170) is formed to expose the anti-reflective layer.

Abstract translation: 目的：半导体器件及其制造方法是通过随后在钨熔丝上沉积氮化硅层和层间电介质来防止由于外部水分导致的钨熔丝的氧化。 构成：在绝缘层（100）上形成钨熔丝（110）。 在钨熔丝上依次形成氮化硅层（120），层间电介质（130）和抗反射层（140）。 在抗反射层上形成光致抗蚀剂层。 通过光刻法曝光和显影光致抗蚀剂层，形成具有开口的光刻胶图案。 通过使用光致抗蚀剂图案作为蚀刻掩模，部分地蚀刻防反射层，层间电介质和氮化硅层以暴露一部分钨熔丝。 在防反射层上形成金属层图案（150）。 在金属层图案和抗反射层上形成钝化层（160）。 形成保险丝窗口（170）以露出抗反射层。

公开(公告)号：KR100255134B1

公开(公告)日：2000-05-01

申请号：KR1019970080539

申请日：1997-12-31

Applicant: 삼성전자주식회사

Inventor： 정규철 ,  신헌종

IPC: H01L21/28

CPC classification number: H01L21/823835 ,  H01L27/092

Abstract: PURPOSE: A semiconductor device and a method for forming the same are provided to improve the reliability of the transistor, by forming an offset region where an ion implantation process is not carried out in order to guarantee a stable sheet resistance of gate electrodes. CONSTITUTION: An N+ gate electrode(202) of an NMOS transistor and a P+ gate electrode(204) of a PMOS transistor are spaced out a predetermined distance apart. That is, an N+ dopant region(206) of the N+ gate electrode(202) is apart from the P+ dopant region(208) of the P+ gate electrode(204) by an offset region(205). There is no ion implantation in the offset region(205). The N+ gate electrode(202) of the NMOS transistor and the P+ gate electrode(204) of the PMOS transistor respectively has a silicide structure, thereby forming a dual gate structure.

Abstract translation: 目的：提供半导体器件及其形成方法，以通过形成不进行离子注入工艺的偏移区域来提高晶体管的可靠性，以保证栅电极的稳定的薄层电阻。 构成：NMOS晶体管的N +栅电极（202）和PMOS晶体管的P +栅电极（204）间隔开预定距离。 也就是说，N +栅电极（202）的N +掺杂剂区域（206）与P +栅电极（204）的P +掺杂区域（208）离开偏移区域（205）。 在偏移区域（205）中没有离子注入。 NMOS晶体管的N +栅电极（202）和PMOS晶体管的P +栅极（204）分别具有硅化物结构，从而形成双栅极结构。

公开(公告)号：KR1019990081301A

公开(公告)日：1999-11-15

申请号：KR1019980015150

申请日：1998-04-28

Applicant: 삼성전자주식회사

Inventor： 정규철 ,  정순문 ,  조강식 ,  이용수

IPC: H01L21/76

Abstract: 반도체 장치의 트렌치 소자 분리(trench isolation) 형성 방법을 개시한다. 본 발명의 일 관점은, 반도체 기판 상에 연마 저지층을 형성한다. 연마 저지층은 질화물 또는 산화 질화물로 이루어진다. 연마 저지층 상에 마스크(mask)층을 형성한다. 마스크층 및 연마 저지층을 패터닝하여 반도체 기판의 일부를 노출하는 마스크층 패턴 및 연마 저지층 패턴을 형성한다. 마스크층 패턴을 식각 마스크로 노출되는 반도체 기판의 일부를 식각하여 트렌치를 형성한다. 마스크층 패턴을 식각 마스크로 연마 저지층 패턴의 측벽을 선택적으로 식각하여 측벽이 리세스(recess)된 연마 저지층 패턴을 형성한다. 트렌치를 채우는 절연층을 형성한다. 절연층을 상기 측벽이 리세스된 연마 저지층 패턴을 연마의 종말점으로 이용하여 연마하여 트렌치의 에지를 덮는 절연층 패턴을 형성한다. 연마는 화학 기계적 연마 방법으로 수행된다. 측벽이 리세스된 연마 저지층 패턴을 제거한다.

公开(公告)号：KR100200701B1

公开(公告)日：1999-07-01

申请号：KR1019960008542

申请日：1996-03-27

Applicant: 삼성전자주식회사

Inventor： 정규철

IPC: H01L27/12

Abstract: 자기정렬에 의한 방법으로 박막 트랜지스터의 오프 셋 영역을 형성함으로써 신뢰성이 향상된 박막 트랜지스터 및 그 제조방법이 개시되었다. 본 발명은 박막 트랜지스터에 있어서, 반도체 기판 상에 단차를 갖도록 형성된 층간 절연막, 상기 단차 부위의 수직면을 덮는 게이트 도전층, 상기 단차 부위의 수평면 및 상기 게이트 도전층 상에 순차적으로 적층되고 상기 층간 절연막의 단차에 대응하는 단차를 갖는 게이트 절연막 및 채널 도전층, 및 상기 채널 도전층의 단차 부위 수직면에 형성된 스페이서를 구비하는 것을 특징으로 하는 박막 트랜지스터를 제공한다. 본 발명에 의하면, 소오스/ 드레인 영역 및 오프 셋 영역(A)의 결이를 일정하게 유지하여 박막 트랜지스터의 신뢰성을 향상시킬 수 있고, SRAM 장치의 메모리 셀을 구성하는 2개의 박막 트랜지스터의 특성이 서로 미스 매치(mis-math)되는 것을 방지하여 SRAM 장치의 전기적 특성이 저하되는 것을 방지할 수 있다.