公开(公告)号：KR100505044B1

公开(公告)日：2005-07-29

申请号：KR1020020080610

申请日：2002-12-17

Applicant: 삼성전자주식회사

Inventor： 이광욱 ,  고용선 ,  황인석 ,  정대혁

IPC: H01L21/304

CPC classification number: H01L21/02071 ,  C09D9/00 ,  C11D3/3947 ,  C11D7/08 ,  C11D7/5018 ,  C11D11/0047 ,  H01L21/02063 ,  H01L21/31133

Abstract: 세정액 및 이를 이용한 반도체 장치의 세정 방법이 개시되어 있다. 상기 세정액은 1 내지 10 중량%의 황산, 0.5 내지 5 중량%의 과산화수소 및 85 내지 98.5 중량%의 불화수소산 수용액을 포함하고 있다. 상기 세정액에 폴리머들이 흡착되어 있는 텅스텐 금속배선을 포함하는 기판을 1 내지 9분 동안 침지시킨 후 상기 세정액을 헹구어 냄으로서, 상기 텅스텐 금속 배선 및 하부막질인 산화막의 손상 없이 상기 기판에 흡착되어 있는 폴리머들을 효과적으로 제거할 수 있다.

公开(公告)号：KR1020020082960A

公开(公告)日：2002-11-01

申请号：KR1020010022101

申请日：2001-04-24

Applicant: 삼성전자주식회사

Inventor： 정대혁 ,  황인석 ,  이한주

IPC: H01L21/28

CPC classification number: H01L21/76897 ,  H01L21/76895

Abstract: PURPOSE: A method for forming a self-aligned contact pad of a semiconductor device is provided to minimize losses of a nitride layer used as a gate mask by using multi-step CMP(Chemical Mechanical Polishing) processes. CONSTITUTION: A stacked gate(120) is formed by sequentially depositing a gate oxide(121), a polysilicon layer(122) and a tungsten silicide(123) on an active region(101) of a semiconductor substrate(100). A nitride layer(130) as a gate mask is formed on the stacked gate(120). After forming a gate spacer(140) at both sidewalls of the gate, an interlayer dielectric(150) made of HDP(High Density Plasma) oxide having a pad formation hole is formed on the resultant structure. A conductive layer is filled into the pad formation hole. The conductive layer and the interlayer dielectric(150) are polished by using multi-step CMP processes, thereby forming isolated self-aligned contact pads(161,162). That is, the first CMP processing is performed by using an oxide slurry in which the polishing selectivity of nitride: oxide: polysilicon is about 1: 2: 2. The second CMP processing is carried out by using a poly slurry in which the polishing selectively of nitride: polysilicon is about 1: 50.

Abstract translation: 目的：提供一种用于形成半导体器件的自对准接触焊盘的方法，以通过使用多步骤CMP（化学机械抛光）工艺来最小化用作栅极掩模的氮化物层的损耗。 构成：通过在半导体衬底（100）的有源区（101）上依次沉积栅极氧化物（121），多晶硅层（122）和硅化钨（123）来形成层叠栅极（120）。 在堆叠栅极（120）上形成作为栅极掩模的氮化物层（130）。 在栅极的两个侧壁处形成栅极间隔物（140）之后，在所得到的结构上形成由具有焊盘形成孔的HDP（高密度等离子体）氧化物制成的层间电介质（150）。 导电层填充到焊盘形成孔中。 通过使用多步CMP工艺来抛光导电层和层间电介质（150），由此形成隔离的自对准接触焊盘（161,162）。 也就是说，通过使用其中氮化物：氧化物：多晶硅的抛光选择性为约1:2:2的氧化物浆料来进行第一CMP处理。第二CMP处理通过使用其中抛光选择性地 的氮化物：多晶硅约为1:50。

公开(公告)号：KR1020000062115A

公开(公告)日：2000-10-25

申请号：KR1019990029731

申请日：1999-07-22

Applicant: 삼성전자주식회사

Inventor： 최창원 ,  정대혁 ,  김우식 ,  남신우 ,  윤여철 ,  김범수 ,  박종호 ,  최지환

IPC: H01L21/24

CPC classification number: H01L21/02071 ,  H01L21/28114 ,  H01L21/32134 ,  H01L21/32137 ,  H01L21/76897 ,  H01L23/5258 ,  H01L29/42376 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A semiconductor device having a silicide layer with chamfer is provided to ensure a margin for insulating depth between a lower conductive layer and a magnetic alignment contact for a highly integrated semiconductor device. CONSTITUTION: A semiconductor device having a silicide layer with chamfer is composed of a first conductive layer patterned by a doped polysilicon(22), a second conductive layer patterned by a metal silicide(24), the depth of which is same or narrower than the first conductive layer, a lower edge(24a) having a vertical profile, a gate structure(20) including the second conductive layer patterned on which a chamfer is formed, and a first insulating spacer(28) covering a side wall of a second insulating spacer and of the gate structure(20). Wherein the second conductive layer is symmetrically etched to form a first undercut area(45), and is asymmetrically etched to form an upper and a lower edge(44a).

Abstract translation: 目的：提供具有倒角的硅化物层的半导体器件，以确保用于高度集成的半导体器件的下导电层和磁对准接触之间的绝缘深度的余量。 构造：具有倒角的硅化物层的半导体器件由通过掺杂多晶硅（22）图案化的第一导电层，由金属硅化物（24）图案化的第二导电层组成，其深度与 第一导电层，具有垂直轮廓的下边缘（24a），包括图案化的第二导电层的栅极结构（20），其上形成有倒角;以及覆盖第二绝缘体的侧壁的第一绝缘间隔物（28） 间隔物和栅极结构（20）。 其中所述第二导电层被对称地蚀刻以形成第一底切区域（45），并且被不对称地蚀刻以形成上边缘和下边缘（44a）。

公开(公告)号：KR1019990075487A

公开(公告)日：1999-10-15

申请号：KR1019980009714

申请日：1998-03-20

Applicant: 삼성전자주식회사

Inventor： 여인준 ,  윤병문 ,  정대혁

IPC: H01L21/336

Abstract: 본 발명은 옥시나이트라이드막으로 형성된 반사방지막을 제거하는 방법에 관한 것으로, 반도체기판 상에 물질막 및 반사방지막을 차례로 형성하는 단계와, 반사방지막 상에 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴을 식각 마스크로하여 반사방지막 및 물질막을 식각함으로써, 물질막 패턴 및 반사방지막 패턴을 형성하는 단계와, 포토레지스트 패턴을 제거하는 단계와, 반사방지막 패턴을 인산용액으로 제거하는 단계와, 반사방지막 패턴이 제거된 결과물의 표면을 세정하는 단계를 포함한다.

公开(公告)号：KR1019990074931A

公开(公告)日：1999-10-05

申请号：KR1019980008827

申请日：1998-03-16

Applicant: 삼성전자주식회사

Inventor： 정대혁 ,  최영수

IPC: H01L21/304

Abstract: 웨이퍼 세정설비에 관해 개시되어 있다. 여기서, 본 발명은 로딩되는 웨이퍼를 흡착하기 위해 상부에 복수개의 웨이퍼 지지대를 구비하는 웨이퍼 척 또는 상기 가장자리에 진공 흡착부를 구비하는 웨이퍼 척 및 이러한 웨이퍼 위쪽에 세정수단을 구비하는 웨이퍼 세정설비를 제공한다. 상기 웨이퍼 세정설비에 구비된 웨이퍼 척은 웨이퍼에 가해지는 흡착력을 웨이퍼의 어느 한 곳에 집중시키지 않고 분산시킨다. 따라서, 로딩된 웨이퍼의 어느 한 부분이 오목해지는 것을 방지하여 세정공정에서 웨이퍼의 손상없이 전면이 골고루 세정될수 있다.

公开(公告)号：KR1019980012138A

公开(公告)日：1998-04-30

申请号：KR1019960031091

申请日：1996-07-29

Applicant: 삼성전자주식회사

Inventor： 정대혁

IPC: H01L21/304

公开(公告)号：KR1019980012010A

公开(公告)日：1998-04-30

申请号：KR1019960030142

申请日：1996-07-24

Applicant: 삼성전자주식회사

Inventor： 권영민 ,  윤병문 ,  정대혁 ,  고용선

IPC: H01L21/304

公开(公告)号：KR1019970063533A

公开(公告)日：1997-09-12

申请号：KR1019960003807

申请日：1996-02-16

Applicant: 삼성전자주식회사

Inventor： 황인석 ,  정대혁 ,  이현재 ,  고용선

IPC: H01L21/304

Abstract: 본 발명은 반도체소자의 제조장비중에서 공정의 진행중 발생한 웨이퍼 표면의 오염을 제거하기 위한 세정장치에 관한 것으로 특히 세정장치내에서 웨이펴의 이송을 위하여 사용되는 이송아암에 대한 것이다.
종래의 세정장치는 웨이퍼의 이송시 대기중에 노출되어 주위의 파티클이 웨이퍼의 표면에 흡착하는 기회가 잦아지게 되고 특히 이 과정에서 자연건조가 발생하여 웨이퍼의 물반점이 발생하는 등 후속공정에 치명적인 불량을 일으키는 문제점이 있었다.
본 발명은 상술한 문제점들을 해소하기 위한 것으로 세정조를 웨이퍼를 이송하는 웨이퍼 아암의 중심에 소정길이 돌출되게 형성된 복수개의 분사공을 갖는 노즐과, 상기 노즐에 순수를 공급하는 순수공급라인에 연결되는 순수공급부와, 상기 세척액의 공급을 제어하는 제어수단으로 구성하여, 세정조에서 공기중으로 웨이퍼가 노출될 때 지속적으로 탈이온수가 공급되도록하여 공기중 파티클의 흡착과 자연건조에 의한 오염이 방치되도록 한것이다.

公开(公告)号：KR1020080076024A

公开(公告)日：2008-08-20

申请号：KR1020070015404

申请日：2007-02-14

Applicant: 삼성전자주식회사

Inventor： 배성진 ,  정대혁 ,  이금주 ,  곽병용 ,  배진혜 ,  이진이

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L21/76224 ,  H01L21/76838

Abstract: A method of manufacturing a non-volatile memory device is provided to prevent voids from being formed between a control gate and a dielectric film by chemically cleaning the dielectric film using an APM(Ammonia and Peroxide Mixture) solution or a chemical solution containing ozone and fluoric acid. A device isolation pattern for defining an active area is formed on a substrate(100). A tunnel insulation film is formed on the active area. A floating gate(120) having an upper surface higher than the device isolation pattern is formed on the active area. Dielectric layers(124) are successively formed along a profile of the device isolation pattern and the floating gate. A surface of the dielectric layer is chemically cleansed. A control gate is formed on the dielectric layer. The dielectric layer has an ONO(Oxide-Nitride-Oxide) stack structure.

Abstract translation: 提供一种制造非易失性存储器件的方法，以通过使用APM（氨和过氧化物混合物）溶液或含有臭氧和氟化物的化学溶液化学清洁电介质膜来防止在控制栅极和电介质膜之间形成空隙 酸。 在衬底（100）上形成用于限定有源区的器件隔离图案。 在有源区域上形成隧道绝缘膜。 在有源区域上形成具有高于器件隔离图案的上表面的浮动栅极（120）。 电介质层（124）沿着器件隔离图案和浮动栅极的轮廓依次形成。 介电层的表面被化学清洗。 在电介质层上形成控制栅极。 介电层具有ONO（氧化氮 - 氮化物 - 氧化物）堆叠结构。

公开(公告)号：KR1020080016106A

公开(公告)日：2008-02-21

申请号：KR1020060077757

申请日：2006-08-17

Applicant: 삼성전자주식회사

Inventor： 한명식 ,  이승재 ,  정대혁 ,  성충기

IPC: H01L21/304 ,  H01L21/8247

Abstract: A chemical mechanical polishing method and a method of fabricating a flash memory device using the same are provided to form an interlayer dielectric, of which a thickness distribution variation is locally small. A substrate(100) including a silicon oxide layer(120) is prepared, in which a first upper portion of the silicon oxide layer is positioned at a first height, and a second upper portion is positioned at a second height lower than the first height. The silicon oxide layer is subjected to chemical mechanical polishing by using a ceria slurry comprising a ceria polishing agent of 0.5 to 3 wt%, an anion surfactant of 0.8 to 2.0 wt%, and water, in which the first upper portion is polished at a first polishing speed, and the second upper portion is polished at a second polishing speed lower than the first polishing speed.

Abstract translation: 提供化学机械抛光方法和制造使用其的闪速存储器件的方法以形成层间电介质，其中厚度分布变化局部较小。 制备包括氧化硅层（120）的基板（100），其中氧化硅层的第一上部位于第一高度，并且第二上部部分位于比第一高度低的第二高度 。 通过使用包含0.5〜3重量％的二氧化铈抛光剂，0.8〜2.0重量％的阴离子表面活性剂和0.8重量％的阴离子表面活性剂的二氧化铈浆料，将氧化硅层进行化学机械研磨，其中第一上部在 第一抛光速度，并且以比第一抛光速度低的第二抛光速度抛光第二上部。