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公开(公告)号：KR100218967B1
公开(公告)日：1999-09-01
申请号：KR1019970029004
申请日：1997-06-30
Applicant: 삼성전자주식회사
Inventor： 조민수
IPC: D06F17/10
Abstract: 본 발명은 세탁기에 관한 것으로, 그 목적은 펄세이터의 중심부 상방으로 세탁수를 분출시켜 세탁물의 꼬임과 엉킴을 억제함으로써 세탁성능을 향상시키는 것이다.
본 발명에 따른 세탁기는 세탁수류를 형성하는 펄세이터(40)에 이의 회전시 중심부 상측으로 세탁수가 분출되도록 안내하는 분출구(62a)가 형성된 분출캡(62)이 설치되어 있는데, 분출구(62a)는 선단부가 분출구(62a) 외측경계면(A)과 일정간격 이격된 다수개의 리브(62b)에 의해 구획되어져 있다. 따라서 세탁은 펄세이터(40)의 회전에 의해 발생되는 원심 세탁수류에 의해 이루어지며, 동시에 세탁수가 리브(62b)에 의해 구획된 분출구(62a)를 통해 세탁조(30)의 중심부 상방으로 분출됨으로써, 세탁물이 세탁조(30) 중심부로 집중되는 것이 방지되고, 이들의 꼬임 및 엉킴이 억제되어 세탁성능이 향상되는 이점이 있다.-
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25.发明公开ＬＣＤ 드라이버 ＩＤ에서 인버젼을 구현하기 위한 데이터매핑 방법 및 상기 데이터 매핑 방법을 구현하기에 적합한액정 표시 장치 失效用于LCD驱动器和LCD逆变的数据映射方法适用于实现数据映射方法
公开(公告)号：KR1020090007141A
公开(公告)日：2009-01-16
申请号：KR1020070070816
申请日：2007-07-13
Applicant: 삼성전자주식회사
CPC classification number: G09G3/3688 , G09G3/3611 , G09G3/3614 , G09G2310/027 , G09G2310/0297 , G09G2340/16
Abstract: A data mapping method for performing inversion in LCD driver and LCD using the same are provided to efficiently perform time division driving of source lines without dimension increase of source driver. A buffer(510) outputs NxM bit pixel data by buffering a pixel data inputted into 24 bit unit. A delay device(520) delays the NxM bit pixel data received from the buffer as a predetermined time. A control signal generator(530) generates a scan direction signal and a line number signal. A data mapping part(540) generates a combination pixel data by assembling current pixel data and previous pixel data according to the scan direction signal and the line number signal.
Abstract translation: 提供了一种用于在LCD驱动器中执行反转的数据映射方法，并且使用该数据映射方法来有效地执行源极线的时分驱动，而不增加源极驱动器的尺寸。 缓冲器（510）通过缓冲输入到24位单元的像素数据来输出N×M位像素数据。 延迟装置（520）将从缓冲器接收的N×M位像素数据延迟为预定时间。 控制信号发生器（530）产生扫描方向信号和行号信号。 数据映射部（540）通过根据扫描方向信号和行号信号组合当前像素数据和先前像素数据来生成组合像素数据。
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Patent Agency Ranking
公开(公告)号：KR1020080112518A
公开(公告)日：2008-12-26
申请号：KR1020070061023
申请日：2007-06-21
Applicant: 삼성전자주식회사
Abstract: A boosting voltage generator including a charge pump of a high efficiency and method thereof is provided to relieve a noise characteristics of a boosting voltage by an external voltage by using a BGR(Band Gap Reference). A boosting voltage generator(100) charges a first voltage to a first exterior capacitor(C31) in a first phase, and outputs a voltage corresponding to an electric charge charged in the first voltage and a second exterior capacitor(C32) by pumping a electric charge charged in the second exterior capacitor in advance. The boosting voltage generator charges a first voltage to a second exterior capacitor in a second phase, and outputs a voltage corresponding to an electric charge charged in the first voltage and the first exterior capacitor by pumping an electric charge charged in the first exterior capacitor in advance.
Abstract translation: 提供包括高效率的电荷泵的升压电压发生器及其方法，通过使用BGR（带隙参考）来缓解由外部电压引起的升压电压的噪声特性。 升压电压发生器（100）在第一相中向第一外部电容器（C31）充电第一电压，并且通过泵送电力来输出对应于在第一电压中充电的电荷的电压和第二外部电容器（C32） 预先在第二外部电容器中充电的充电。 升压电压发生器在第二相中向第二外部电容器充电第一电压，并且通过预先对在第一外部电容器中充电的电荷进行泵浦来输出与在第一电压和第一外部电容器中充电的电荷相对应的电压 。
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公开(公告)号：KR100665835B1
公开(公告)日：2007-01-09
申请号：KR1020000075049
申请日：2000-12-11
Applicant: 삼성전자주식회사
IPC: H01L21/8247
Abstract: 포토 장비의 변화에 상관없이 "플로팅 게이트-컨트롤 게이트" 간의 오버랩 면적을 대칭 관계에 있는 좌·우 셀에서 균일하게 가져갈 수 있도록 하여 좌·우측 셀의 이레이즈 및 프로그램 특성이 달라지는 것을 방지하고, 기존대비 "플로팅 게이트-컨트롤 게이트" 간의 오버랩 면적을 감소시켜 이들 간의 커패시턴스 값을 줄일 수 있도록 한 스플리트 게이트형 플래시 메모리 소자 제조방법이 개시된다.
이를 위하여 본 발명에서는, 반도체 기판 상에 제 1 절연막과 텍스쳐 표면처리된 제 1 도전막을 순차적층하는 단계; 상기 결과물 상에 질화막 형성후, 제 1 도전막의 표면이 일부 노출되도록 질화막을 경사식각하는 단계; 질화막의 양 측벽에 제 1 스페이서를 형성하고, 그 사이의 기판 표면이 노출되도록 1 도전막과 제 1 절연막을 순차식각하는 단계; 상기 제 1 스페이서 사이의 기판 내에 소스 정션을 형성하고, 제 1 도전막의 양 측벽에 제 2 스페이서를 형성하는 단계; 소스 정션과 연결되는 소스 라인 형성후, 표면 산화를 실시하는 단계; 질화막을 제거하는 단계; 제 1 스페이서를 마스크로해서 제 1 도전막을 선택식각하여 플로팅 게이트를 형성하는 단계; 플로팅 게이트의 표면 노출부를 따라 제 2 절연막을 형성하는 단계; 상기 결과물 상에 제 2 도전막을 증착하고, 이를 에치백하여 컨트롤 게이트를 형성하는 단계로 이루어진 스플리트 게이트형 플래시 메모리 소자 제조방법이 제공된다.-
公开(公告)号：KR1020040013529A
公开(公告)日：2004-02-14
申请号：KR1020020046499
申请日：2002-08-07
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11521 , H01L27/115
Abstract: PURPOSE: A method for fabricating a split-gate flash memory device is provided to prevent resistance from being reduced by a decreased area of a wordline by forming a vertical sidewall of the wordline and by making the width of the sidewall of the wordline uniform. CONSTITUTION: The first spacer surrounds a floating gate. The first junction region of a predetermined conductivity type is formed in the substrate, overlapping the first spacer. The first conductive line is formed on the first junction region, contacting the first spacer. A semiconductor substrate having an opposite conductivity type to the first junction region is prepared. The first insulation layer, the first conductive layer, the second insulation layer and the third insulation layer are sequentially formed on the substrate. The third insulation layer is etched to expose the second insulation layer. The exposed second insulation layer is eliminated. The remaining third insulation layer is removed. The first conductive layer and the second insulation layer are etched by a predetermined thickness to expose a part of the first conductive line and the first conductive layer. The fourth insulation layer is formed in a part of the first conductive line and the first conductive layer. The remaining second insulation layer is eliminated to expose the first conductive layer. The second insulation layer is removed by using the fourth insulation layer as a mask so that the exposed first insulation layer and the exposed conductive layer are etched to form the second gate insulation layer and the wordline.
Abstract translation: 目的：提供一种用于制造分闸式快闪存储器件的方法，以通过形成字线的垂直侧壁并使字线的侧壁的宽度均匀来防止字线减小的面积减小。 构成：第一个间隔围绕一个浮动门。 在衬底中形成预定导电类型的第一结区，与第一间隔物重叠。 第一导电线形成在第一接合区域上，与第一间隔物接触。 制备具有与第一结区相反的导电类型的半导体衬底。 第一绝缘层，第一导电层，第二绝缘层和第三绝缘层依次形成在基板上。 蚀刻第三绝缘层以露出第二绝缘层。 暴露的第二绝缘层被消除。 剩下的第三绝缘层被去除。 第一导电层和第二绝缘层被蚀刻预定厚度以暴露第一导电线和第一导电层的一部分。 第四绝缘层形成在第一导电线和第一导电层的一部分中。 消除剩余的第二绝缘层以露出第一导电层。 通过使用第四绝缘层作为掩模去除第二绝缘层，使得暴露的第一绝缘层和暴露的导电层被蚀刻以形成第二栅极绝缘层和字线。
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公开(公告)号：KR1020030059950A
公开(公告)日：2003-07-12
申请号：KR1020020000503
申请日：2002-01-04
Applicant: 삼성전자주식회사
IPC: H01L21/8247
Abstract: PURPOSE: A method for manufacturing a split gate flash memory device is provided to be capable of uniformly conserving the line width of a select gate electrode by using an oxide pattern having a uniform thickness. CONSTITUTION: A floating gate electrode(104a), a pair of spacers(108), a source region(110), and a source line(112) are sequentially formed on a semiconductor substrate(100). After sequentially forming a gate oxide layer(114), a select gate conductive layer(116), an anti-reflective coating, and a silicon nitride layer on the resultant structure, a CMP(Chemical Mechanical Polishing) process is carried out on the resultant structure for exposing the surface of the source line. Then, residual anti-reflective coating is selectively removed. An oxide pattern(132) is selectively formed on the resultant structure by carrying out a thermal oxidation process at the resultant structure. Then, a select gate electrode is completed by etching the select gate conductive layer using the oxide pattern as an etching mask.
Abstract translation: 目的：提供一种用于制造分离栅闪存器件的方法，其能够通过使用具有均匀厚度的氧化物图案来均匀地保持选择栅电极的线宽。 构成：在半导体衬底（100）上依次形成浮栅电极（104a），一对间隔物（108），源极区（110）和源极线（112）。 在所得结构上依次形成栅极氧化物层（114），选择栅极导电层（116），抗反射涂层和氮化硅层之后，对所得到的结果进行CMP（化学机械抛光）处理 用于暴露源极线表面的结构。 然后，选择性地除去残留的抗反射涂层。 通过在所得结构下进行热氧化处理，在所得结构上选择性地形成氧化物图案（132）。 然后，通过使用氧化物图案作为蚀刻掩模蚀刻选择栅极导电层来完成选择栅电极。
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公开(公告)号：KR1020030050091A
公开(公告)日：2003-06-25
申请号：KR1020010080483
申请日：2001-12-18
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11519 , H01L21/28273 , H01L27/115 , H01L27/11521
Abstract: PURPOSE: A method for fabricating a flash memory is provided to perform a smooth erase operation by making a tip part of a conductive layer spacer have an acute angle through an additional simple process, and to prevent a programming speed from being decreased by preventing a tunneling gate insulation layer under a floating gate from being thickened. CONSTITUTION: The tunneling gate insulation layer(203) and the first conductive layer are formed on a substrate(201). A sub layer pattern(207) having etch selectivity regarding the first conductive layer is formed on the first conductive layer, including a linear gap in the first direction. The second conductive layer is conformally stacked on the substrate and is blanket-etched to form the second conductive layer spacer(209) connected to the first conductive layer on the sidewall of the sub layer pattern. The first insulation material layer that has an etch selectivity regarding the first conductive layer and the sub layer over the second conductive layer spacer is conformally stacked on the substrate. The first spacer that fills a part of the linear gap and exposes the first conductive layer in the center of the linear gap is formed on the sidewall of the sub layer pattern by performing a blanket anisotropic etch process on the first insulation material layer.
Abstract translation: 目的：提供一种制造闪速存储器的方法，通过使附加简单的工艺使导电层间隔物的尖端部分成锐角，从而通过防止通过防止隧道化而防止编程速度降低，从而进行平滑的擦除操作 浮栅下的栅极绝缘层不会变厚。 构成：在基板（201）上形成有隧道栅绝缘层（203）和第一导电层。 在第一导电层上形成具有关于第一导电层的蚀刻选择性的子层图案（207），包括在第一方向上的线性间隙。 第二导电层被共形堆叠在衬底上并被覆盖蚀刻以形成连接到子层图案的侧壁上的第一导电层的第二导电层间隔物（209）。 对第一导电层和第二导电层间隔层上的子层具有蚀刻选择性的第一绝缘材料层共形堆叠在基板上。 通过在第一绝缘材料层上执行覆盖各向异性蚀刻工艺，在子层图案的侧壁上形成填充线性间隙的一部分并且暴露线性间隙中心的第一导电层的第一间隔物。
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