公开(公告)号：KR1020040105005A

公开(公告)日：2004-12-14

申请号：KR1020030035603

申请日：2003-06-03

Applicant: 삼성전자주식회사

Inventor： 박상욱 ,  유재민 ,  권철순 ,  김진우 ,  박재현 ,  김용희 ,  이돈우 ,  김대근 ,  김주찬 ,  김국민 ,  류의열

IPC: H01L21/027

CPC classification number: H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A semiconductor device and a measuring method of the semiconductor device using the same is provided to reduce a dishing defect, thereby enhancing a measurement reliability by improving a measuring pattern. CONSTITUTION: A semiconductor device has a chip region for integrated circuit and a scribe region surrounding the chip region. A measuring pattern (42) is formed in the scribe region to have a trench shape in the substrate. A plurality of dummy patterns is formed in the measuring pattern, thereby reducing the surface area of the measuring pattern. In spite of the succeeding process of CMP(Chemical and Mechanical Polishing), a dishing defect due to large surface area is capable of being reduced.

Abstract translation: 目的：提供半导体器件和使用其的半导体器件的测量方法以减少凹陷缺陷，从而通过改进测量图案来提高测量可靠性。 构成：半导体器件具有用于集成电路的芯片区域和围绕芯片区域的划线区域。 在划片区域中形成测量图案（42），以在衬底中具有沟槽形状。 在测量图形中形成多个虚设图案，从而减小测量图案的表面积。 尽管CMP（化学和机械抛光）的成功进程，由于表面积大而导致的凹陷缺陷能够减少。

公开(公告)号：KR1019980086051A

公开(公告)日：1998-12-05

申请号：KR1019970022289

申请日：1997-05-30

Applicant: 삼성전자주식회사

Inventor： 김국민 ,  변진현

IPC: H01L27/04

Abstract: 본 발명에 의한 반도체 소자의 커패시터 제조방법은, 반도체 기판 상에 제 1 폴리시리콘막을 형성하는 공정과, 상기 제 1 폴리실리콘막 상에 서로 소정 간격 이격되도록 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴을 마스크로하여 그 하부의 제 1 폴리실리콘막을 소정 두께 식각하는 공정과, 상기 제 1 폴리실리콘막 전면에 ONO 구조의 유전체막을 형성하는 공정 및, 상기 유전체막 상에 제 2 폴리실리콘막을 형성하는 공정으로 이루어져, 커패시터가 단위 셀 내에서 차지하는 면적을 크게 하지 않고도 유전체막과 제 1 및 제 2 폴리실리콘막이 접촉되어지는 표면적을 크게할 수 있게 되어, 커패시터의 축적용량을 증가시킬 수 있게 되고, 이로 인해 제 1 및 제 2 폴리실리콘막과 유전체막간의 들뜸 현상을 방지할 수 있게 된다.

公开(公告)号：KR1019980086052A

公开(公告)日：1998-12-05

申请号：KR1019970022290

申请日：1997-05-30

Applicant: 삼성전자주식회사

Inventor： 변진현 ,  김국민

IPC: H01L27/06

Abstract: 본 발명에 의한 반도체 소자의 커패시터 제조방법은, 반도체 기판 상의 절연막 상에 제 1 폴리실리콘 패턴을 형성하는 공정과, 상기 폴리실리콘 패턴을 포함한 기판 전면에 자연산화막을 성장시키는 공정과, 상기 자연산화막 상에 질화막을 형성하는 공정과, 상기 질화막 상에 연산화막을 성장시키는 단계 및, 상기 열산화막 상의 소정 부분에 제 2 폴리실리콘 패턴을 형성하는 공정으로 이루어져, 커패시터 제조시 요구되는 열처리 공정을 1회 줄일 수 있게 되므로 공정 단순화와 공정 시간 절감을 실현할 수 있게 된다.

公开(公告)号：KR1020040013529A

公开(公告)日：2004-02-14

申请号：KR1020020046499

申请日：2002-08-07

Applicant: 삼성전자주식회사

Inventor： 권철순 ,  유재민 ,  김진우 ,  박재현 ,  김용희 ,  이돈우 ,  김대근 ,  박상욱 ,  김주찬 ,  김국민 ,  조민수 ,  류의열

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: PURPOSE: A method for fabricating a split-gate flash memory device is provided to prevent resistance from being reduced by a decreased area of a wordline by forming a vertical sidewall of the wordline and by making the width of the sidewall of the wordline uniform. CONSTITUTION: The first spacer surrounds a floating gate. The first junction region of a predetermined conductivity type is formed in the substrate, overlapping the first spacer. The first conductive line is formed on the first junction region, contacting the first spacer. A semiconductor substrate having an opposite conductivity type to the first junction region is prepared. The first insulation layer, the first conductive layer, the second insulation layer and the third insulation layer are sequentially formed on the substrate. The third insulation layer is etched to expose the second insulation layer. The exposed second insulation layer is eliminated. The remaining third insulation layer is removed. The first conductive layer and the second insulation layer are etched by a predetermined thickness to expose a part of the first conductive line and the first conductive layer. The fourth insulation layer is formed in a part of the first conductive line and the first conductive layer. The remaining second insulation layer is eliminated to expose the first conductive layer. The second insulation layer is removed by using the fourth insulation layer as a mask so that the exposed first insulation layer and the exposed conductive layer are etched to form the second gate insulation layer and the wordline.

Abstract translation: 目的：提供一种用于制造分闸式快闪存储器件的方法，以通过形成字线的垂直侧壁并使字线的侧壁的宽度均匀来防止字线减小的面积减小。 构成：第一个间隔围绕一个浮动门。 在衬底中形成预定导电类型的第一结区，与第一间隔物重叠。 第一导电线形成在第一接合区域上，与第一间隔物接触。 制备具有与第一结区相反的导电类型的半导体衬底。 第一绝缘层，第一导电层，第二绝缘层和第三绝缘层依次形成在基板上。 蚀刻第三绝缘层以露出第二绝缘层。 暴露的第二绝缘层被消除。 剩下的第三绝缘层被去除。 第一导电层和第二绝缘层被蚀刻预定厚度以暴露第一导电线和第一导电层的一部分。 第四绝缘层形成在第一导电线和第一导电层的一部分中。 消除剩余的第二绝缘层以露出第一导电层。 通过使用第四绝缘层作为掩模去除第二绝缘层，使得暴露的第一绝缘层和暴露的导电层被蚀刻以形成第二栅极绝缘层和字线。

公开(公告)号：KR1020030059950A

公开(公告)日：2003-07-12

申请号：KR1020020000503

申请日：2002-01-04

Applicant: 삼성전자주식회사

Inventor： 김대근 ,  김동준 ,  김진우 ,  박재현 ,  김용희 ,  김국민 ,  조민수 ,  류의열

IPC: H01L21/8247

Abstract: PURPOSE: A method for manufacturing a split gate flash memory device is provided to be capable of uniformly conserving the line width of a select gate electrode by using an oxide pattern having a uniform thickness. CONSTITUTION: A floating gate electrode(104a), a pair of spacers(108), a source region(110), and a source line(112) are sequentially formed on a semiconductor substrate(100). After sequentially forming a gate oxide layer(114), a select gate conductive layer(116), an anti-reflective coating, and a silicon nitride layer on the resultant structure, a CMP(Chemical Mechanical Polishing) process is carried out on the resultant structure for exposing the surface of the source line. Then, residual anti-reflective coating is selectively removed. An oxide pattern(132) is selectively formed on the resultant structure by carrying out a thermal oxidation process at the resultant structure. Then, a select gate electrode is completed by etching the select gate conductive layer using the oxide pattern as an etching mask.

Abstract translation: 目的：提供一种用于制造分离栅闪存器件的方法，其能够通过使用具有均匀厚度的氧化物图案来均匀地保持选择栅电极的线宽。 构成：在半导体衬底（100）上依次形成浮栅电极（104a），一对间隔物（108），源极区（110）和源极线（112）。 在所得结构上依次形成栅极氧化物层（114），选择栅极导电层（116），抗反射涂层和氮化硅层之后，对所得到的结果进行CMP（化学机械抛光）处理 用于暴露源极线表面的结构。 然后，选择性地除去残留的抗反射涂层。 通过在所得结构下进行热氧化处理，在所得结构上选择性地形成氧化物图案（132）。 然后，通过使用氧化物图案作为蚀刻掩模蚀刻选择栅极导电层来完成选择栅电极。

公开(公告)号：KR100800467B1

公开(公告)日：2008-02-04

申请号：KR1020020000503

申请日：2002-01-04

Applicant: 삼성전자주식회사

Inventor： 김대근 ,  김동준 ,  김진우 ,  박재현 ,  김용희 ,  김국민 ,  조민수 ,  류의열

IPC: H01L21/8247

Abstract: 본 발명은 셀렉트 게이트 전극의 선폭을 일정하게 할 수 있는 스플릿 게이트 플래쉬 메모리 소자의 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판 상부에, 플로팅 게이트 전극을 포함하는 한 쌍의 스페이서를 형성한다. 다음, 상기 스페이서 사이의 반도체 기판에 소오스 영역을 형성하고, 상기 스페이서 사이의 공간에 소오스 영역과 콘택되도록 소오스 라인을 형성한다. 그후, 상기 스페이서 및 소오스 라인을 포함하는 반도체 기판 상부에 게이트 산화막을 형성하고, 상기 게이트 산화막 상부에 셀렉트 게이트용 도전층을 형성한다. 상기 셀렉트 게이트용 도전층 상부에 반사 방지막을 형성하고, 상기 셀렉트 게이트용 도전층 상부에 실리콘 질화막을 증착한다. 그후, 상기 소오스 라인의 표면이 노출되도록 실리콘 질화막, 반사 방지막 및 셀렉트 게이트용 도전층을 화학적 기계적 연마하고, 상기 셀렉트 게이트용 도전층 양 측벽에 있는 반사 방지막을 선택적으로 제거한다. 이어서, 상기 반도체 기판 결과물을 열산화하여, 상기 셀렉트 게이트용 도전층의 측벽과 상부 표면 및 소오스 라인 표면에 산화막 패턴을 형성하고, 상기 산화막 패턴을 마스크로 하여, 상기 셀렉트 게이트용 도전층을 식각하여, 셀렉트 게이트 전극을 형성한다.
스플릿 게이트, 셀렉트 게이트, 반사 방지막

公开(公告)号：KR100546330B1

公开(公告)日：2006-01-26

申请号：KR1020030035603

申请日：2003-06-03

Applicant: 삼성전자주식회사

Inventor： 박상욱 ,  유재민 ,  권철순 ,  김진우 ,  박재현 ,  김용희 ,  이돈우 ,  김대근 ,  김주찬 ,  김국민 ,  류의열

IPC: H01L21/027

CPC classification number: H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 측정용 패턴을 개선하여 측정의 신뢰도를 향상시킬 수 있는 측정용 패턴을 구비하는 반도체장치 및 이를 이용한 반도체장치의 측정방법이 개시된다. 본 발명에 따른 측정용 패턴을 구비하는 반도체장치는, 반도체 집적회로가 형성되는 칩영역과 상기 칩영역을 둘러싸는 스크라이브영역을 포함하는 반도체기판; 상기 스크라이브영역 내의 상기 반도체기판의 표면에 빈 공간의 형태로 형성되며, 계측설비의 측정용 빔이 투사되는 빔영역이 포함될 수 있도록 일정한 표면 단면적을 갖는 측정용 패턴; 및 상기 측정용 패턴의 내부에, 상기 측정용 패턴의 빈 공간의 표면 단면적을 감소, 예를 들어 빔영역의 표면 단면적 대비 더미 패턴의 표면 단면적의 비율이 5% 내지 15%가 될 수 있도록 더미 패턴을 포함한다.

公开(公告)号：KR100823694B1

公开(公告)日：2008-04-21

申请号：KR1020020072782

申请日：2002-11-21

Applicant: 삼성전자주식회사

Inventor： 김국민

IPC: H01L21/8247

Abstract: 불휘발성 메모리 장치의 플로팅 게이트 구조물을 형성하기 위한 방법이 개시되어 있다. 기판 상에 게이트 산화막, 플로팅 게이트 도전막 및 질화막 패턴을 순차적으로 형성한다. 이어서, 상기 질화막 패턴의 측벽에는 스페이서를 형성하고, 상기 스페이서 사이의 기판 표면 부위에는 소오스 영역을 형성하고, 상기 스페이서 사이에는 소오스 라인을 형성한다. 그리고, 상기 질화막 패턴의 일부를 제거하여 상기 질화막 패턴의 두께를 낮춘 후, 상기 소오스 라인 상에 마스크층을 형성하고, 상기 마스크층을 식각 마스크로 사용하여 상기 두께가 낮추어진 질화막 패턴 및 상기 질화막 패턴의 제거에 의해 노출되는 플로팅 게이트 도전막을 제거한다. 이와 같이, 상기 질화막 패턴을 2회에 걸쳐 제거한다. 따라서, 상기 질화막 패턴을 제거할 때 소오스 라인 상에 형성한 마스크층에 가해지는 손상을 줄일 수 있다.

公开(公告)号：KR100435261B1

公开(公告)日：2004-06-11

申请号：KR1020020046499

申请日：2002-08-07

Applicant: 삼성전자주식회사

Inventor： 권철순 ,  유재민 ,  김진우 ,  박재현 ,  김용희 ,  이돈우 ,  김대근 ,  박상욱 ,  김주찬 ,  김국민 ,  조민수 ,  류의열

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: The method of manufacturing a split gate flash memory device includes the steps of (a) providing a semiconductor substrate of a conductivity type opposite to that of a first junction region; (b) sequentially forming a first dielectric film, a first conductive film, a second dielectric film and a third dielectric film on an overall upper face of the substrate; (c) etching the third dielectric film by a given thickness so as to expose the second dielectric film; (d) removing the exposed second dielectric film, and eliminating the remaining third dielectric film; (e) etching the first conductive film and the second dielectric film by a given thickness so as to partially expose the first conductive line and the first conductive film; (f) forming a fourth dielectric film on a portion of the exposed first conductive line and first conductive film; (g) eliminating the remaining second dielectric film remained, and exposing the first conductive film provided in a lower part thereof; and (h) etching the first dielectric film and the first conductive film exposed by the removal of the second dielectric film using the fourth dielectric film as an etch mask, and forming a second gate dielectric film and a word line.

Abstract translation: 制造分栅快闪存储器件的方法包括以下步骤：（a）提供导电类型与第一结区的导电类型相反的半导体衬底; （b）在衬底的整个上表面上顺序地形成第一电介质膜，第一导电膜，第二电介质膜和第三电介质膜; （c）将第三电介质膜蚀刻一定的厚度以暴露第二电介质膜; （d）去除暴露的第二介电膜，并去除剩余的第三介电膜; （e）将所述第一导电膜和所述第二电介质膜蚀刻预定的厚度，以部分暴露所述第一导电线和所述第一导电膜; （f）在暴露的第一导线和第一导电膜的一部分上形成第四介电膜; （g）除去剩余的第二电介质膜，并暴露设置在其下部的第一导电膜; （h）使用第四电介质膜作为蚀刻掩模，蚀刻通过去除第二电介质膜而暴露的第一电介质膜和第一导电膜，以及形成第二栅极电介质膜和字线。

公开(公告)号：KR1020040044669A

公开(公告)日：2004-05-31

申请号：KR1020020072782

申请日：2002-11-21

Applicant: 삼성전자주식회사

Inventor： 김국민

IPC: H01L21/8247

Abstract: PURPOSE: A method for forming a floating gate structure of a non-volatile memory device is provided to form a thin mask layer by removing a nitride layer pattern without damage of a source line. CONSTITUTION: A gate oxide layer and a floating gate conductive layer are formed on a substrate(10). A nitride layer pattern is formed on the floating gate conductive layer. A spacer is formed on a sidewall of the nitride layer pattern. The substrate is exposed by etching the floating gate conductive layer and the gate oxide layer. A source region(22) is formed by implanting ions into the surface of the exposed substrate. A source line(34) is formed by filling a conductive layer between the spacers. The thickness of the nitride layer pattern is reduced by removing partially the nitride layer pattern. A mask layer is formed on the source line by oxidizing selectively the surface of the source line. The nitride layer pattern and the floating gate conductive layer are removed by using the mask layer as an etch mask.

Abstract translation: 目的：提供一种用于形成非易失性存储器件的浮动栅极结构的方法，以通过去除氮化物层图案而不损害源极线来形成薄的掩模层。 构成：在衬底（10）上形成栅氧化层和浮栅导电层。 在浮栅导电层上形成氮化物层图案。 在氮化物层图案的侧壁上形成间隔物。 通过蚀刻浮置栅极导电层和栅极氧化物层来暴露衬底。 源区域（22）通过将离子注入暴露的衬底的表面而形成。 源极线（34）通过在间隔物之间​​填充导电层而形成。 通过部分去除氮化物层图案来减少氮化物层图案的厚度。 通过选择性地氧化源极线的表面，在源极线上形成掩模层。 通过使用掩模层作为蚀刻掩模去除氮化物层图案和浮栅导电层。