公开(公告)号：KR101426483B1

公开(公告)日：2014-08-11

申请号：KR1020080041075

申请日：2008-05-01

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션 ,  글로벌파운드리즈 싱가포르 피티이 엘티디

Inventor： 김전중 ,  김주찬 ,  박재언 ,  콘티,리차드앤소니 ,  룬,차오 ,  위도도,조니 ,  윌리,윌리엄씨. ,  주오,비아오

IPC: H01L21/762

CPC classification number: H01L21/3105 ,  H01L21/76229 ,  H01L21/76232

Abstract: 반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은 소자 분리용 고종횡비의 트렌치가 형성된 반도체 기판을 제공하고, 트렌치를 갭필용 산화막 물질로 매립하고, 갭필용 산화막을 평탄화하고, 평탄화된 갭필용 산화막에 큐어링 이온(curing ion)을 주입하고, 이온 주입된 갭필용 산화막을 열처리하는 것을 포함한다.
기판, 소자 분리막, 고종횡비

公开(公告)号：KR1020090019693A

公开(公告)日：2009-02-25

申请号：KR1020080078162

申请日：2008-08-08

Applicant: 삼성전자주식회사 ,  인피니언 테크놀로지스 아게 ,  글로벌파운드리즈 싱가포르 피티이 엘티디

Inventor： 김주찬 ,  린드세이,리차드 ,  탠,슈셍

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7843 ,  H01L21/28518 ,  H01L21/76834 ,  H01L21/76843 ,  H01L21/76855 ,  H01L21/823807 ,  H01L21/823871 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833 ,  H01L21/76814 ,  H01L21/76829

Abstract: A strained semiconductor device and a method of making the same are provided to maximize the stress at the channel region by etching the outer layer of NON stack layer after annealing the source/drain. A transistor(14) comprises a channel region(18) arranged within a semiconductor body(10). A shallow trench isolation region(36) comprises the isolation trench(28) which defines the transistor region and is filled with the isolation oxide. A gate isolation layer(24) is arranged on the channel region. A gate electrode(26) is arranged on the gate isolation layer. A source extended place(34) and a drain extension domain(35) are arranged within the semiconductor body. A source region(54) and a drain region(56) are arranged within the semiconductor body. A stress liner(12) is arranged on the source/drain regions and the gate electrode.

Abstract translation: 提供了应变半导体器件及其制造方法，以在退化源极/漏极之后通过蚀刻非层叠层的外层来最大化沟道区域处的应力。 晶体管（14）包括布置在半导体本体（10）内的沟道区（18）。 浅沟槽隔离区域（36）包括限定晶体管区域并被隔离氧化物填充的隔离沟槽（28）。 栅极隔离层（24）布置在沟道区域上。 栅电极（26）布置在栅极隔离层上。 源极扩展位置（34）和漏极延伸结构域（35）布置在半导体本体内。 源极区（54）和漏极区（56）布置在半导体本体内。 应力衬垫（12）布置在源极/漏极区域和栅极电极上。

公开(公告)号：KR100763229B1

公开(公告)日：2007-10-04

申请号：KR1020060068639

申请日：2006-07-21

Applicant: 삼성전자주식회사 ,  글로벌파운드리즈 싱가포르 피티이 엘티디 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션

Inventor： 김주찬 ,  쫑,용후 ,  그리니,브라이언조셉 ,  로어,쮜징 ,  임건

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/8238 ,  H01L27/092

CPC classification number: H01L21/823814 ,  H01L21/823807 ,  H01L29/165 ,  H01L29/66545 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848

Abstract: 일 실시예는 임베디드 스트레서 소스/드레인 영역(예를 들어, SiGe), 분리 영역에 인접하는 임베디드 소스/드레인 아래에 도핑된 막 및 FET 게이트의 축소된 스페이서 상의 스트레서 라이너로 FET을 형성하는 구조 및 방법이다. 일 실시예는 다음의 방법을 포함한다. 기판내 제 1 영역 상에 게이트 구조를 제공한다. 게이트 구조는 게이트 유전막, 게이트, 측벽 스페이서를 포함한다. 게이트 구조로부터 이격된 제 1 영역내 분리 영역 및 기판내 게이트 구조 아래에 채널 영역을 제공한다. 기판 내 제 1 영역내 측벽 스페이서에 인접하는 소스/드레인 리세스를 형성한다. 소스/드레인 스트레서 영역은 분리 영역에 인접하는 두께보다 게이트 구조에 인접하는 두께가 더 두껍다. 도펀트 이온을 소스/드레인 스트레서 영역내 및 분리 영역에 인접하는 소스/드레인 스트레서 영역 아래 기판내에 임플란트함으로써, 상부 스트레서 도핑 영역을 형성한다.
스페이서, FET, 소스/드레인 영역, 리세스

公开(公告)号：KR1020040105005A

公开(公告)日：2004-12-14

申请号：KR1020030035603

申请日：2003-06-03

Applicant: 삼성전자주식회사

Inventor： 박상욱 ,  유재민 ,  권철순 ,  김진우 ,  박재현 ,  김용희 ,  이돈우 ,  김대근 ,  김주찬 ,  김국민 ,  류의열

IPC: H01L21/027

CPC classification number: H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A semiconductor device and a measuring method of the semiconductor device using the same is provided to reduce a dishing defect, thereby enhancing a measurement reliability by improving a measuring pattern. CONSTITUTION: A semiconductor device has a chip region for integrated circuit and a scribe region surrounding the chip region. A measuring pattern (42) is formed in the scribe region to have a trench shape in the substrate. A plurality of dummy patterns is formed in the measuring pattern, thereby reducing the surface area of the measuring pattern. In spite of the succeeding process of CMP(Chemical and Mechanical Polishing), a dishing defect due to large surface area is capable of being reduced.

Abstract translation: 目的：提供半导体器件和使用其的半导体器件的测量方法以减少凹陷缺陷，从而通过改进测量图案来提高测量可靠性。 构成：半导体器件具有用于集成电路的芯片区域和围绕芯片区域的划线区域。 在划片区域中形成测量图案（42），以在衬底中具有沟槽形状。 在测量图形中形成多个虚设图案，从而减小测量图案的表面积。 尽管CMP（化学和机械抛光）的成功进程，由于表面积大而导致的凹陷缺陷能够减少。

公开(公告)号：KR1020080022473A

公开(公告)日：2008-03-11

申请号：KR1020060104074

申请日：2006-10-25

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  구자흠 ,  김주찬 ,  최승만 ,  박재언

IPC: H01L21/336

Abstract: A method for manufacturing a semiconductor integrated circuit device and a semiconductor integrated circuit device manufactured by the same are provided to reduce a performance delta between plural dense PMOS/NMOS transistors and isolated PMOS/NMOS transistors. First to fourth regions are defined in a substrate(100), in which plural PMOS transistors(105a) are densely formed in the first region, a PMOS transistor(105b) is isolatedly formed in the second region, an NMOS transistor(205a) is isolatedly formed in the third region, and plural NMOS transistors(205b) are densely formed in the fourth region. A first liner layer(161) and a second liner layer(162) are formed on the PMOS transistors of the first and second regions, respectively, and a third liner layer(261) and a fourth liner layer(262) are formed on the NMOS transistors of the third and fourth regions, respectively.

Abstract translation: 提供了一种用于制造半导体集成电路器件和由其制造的半导体集成电路器件的方法，以减少多个致密PMOS / NMOS晶体管和隔离PMOS / NMOS晶体管之间的性能增量。 第一至第四区域被限定在其中多个PMOS晶体管（105a）在第一区域中密集地形成的衬底（100）中，PMOS晶体管（105b）隔离地形成在第二区域中，NMOS晶体管（205a）为 隔离地形成在第三区域中，并且在第四区域中密集地形成多个NMOS晶体管（205b）。 分别在第一和第二区域的PMOS晶体管上形成第一衬里层（161）和第二衬垫层（162），并且在第一衬里层（161）和第二衬里层 分别为第三和第四区域的NMOS晶体管。

公开(公告)号：KR100525005B1

公开(公告)日：2005-10-31

申请号：KR1020040031671

申请日：2004-05-06

Applicant: 삼성전자주식회사

Inventor： 류의열 ,  권철순 ,  김진우 ,  김용희 ,  김대근 ,  김주찬

IPC: H01L21/8247

Abstract: 액티브 영역 및 플로팅 게이트 전극의 미스얼라인을 방지할 수 있는 스플릿 게이트형 플래쉬 메모리 소자 및 그의 제조방법을 개시한다. 개시된 본 발명의 스플릿 게이트형 플래쉬 메모리 소자의 제조방법은, 반도체 기판상에 게이트 산화막 및 플로팅 게이트용 도전층을 순차적으로 적층하고, 상기 플로팅 게이트용 도전층이 형성된 상태에서 상기 반도체 기판의 소정 영역에 소자 분리막을 형성하여, 액티브 영역을 한정한다. 다음, 상기 액티브 영역상의 플로팅 게이트용 도전층의 소정 부분을 산화하여, 국부 산화막을 형성한다. 상기 국부 산화막의 형태로 플로팅 게이트용 도전층을 패터닝하여 플로팅 게이트 전극용 구조체를 형성한다.

公开(公告)号：KR1020040013529A

公开(公告)日：2004-02-14

申请号：KR1020020046499

申请日：2002-08-07

Applicant: 삼성전자주식회사

Inventor： 권철순 ,  유재민 ,  김진우 ,  박재현 ,  김용희 ,  이돈우 ,  김대근 ,  박상욱 ,  김주찬 ,  김국민 ,  조민수 ,  류의열

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: PURPOSE: A method for fabricating a split-gate flash memory device is provided to prevent resistance from being reduced by a decreased area of a wordline by forming a vertical sidewall of the wordline and by making the width of the sidewall of the wordline uniform. CONSTITUTION: The first spacer surrounds a floating gate. The first junction region of a predetermined conductivity type is formed in the substrate, overlapping the first spacer. The first conductive line is formed on the first junction region, contacting the first spacer. A semiconductor substrate having an opposite conductivity type to the first junction region is prepared. The first insulation layer, the first conductive layer, the second insulation layer and the third insulation layer are sequentially formed on the substrate. The third insulation layer is etched to expose the second insulation layer. The exposed second insulation layer is eliminated. The remaining third insulation layer is removed. The first conductive layer and the second insulation layer are etched by a predetermined thickness to expose a part of the first conductive line and the first conductive layer. The fourth insulation layer is formed in a part of the first conductive line and the first conductive layer. The remaining second insulation layer is eliminated to expose the first conductive layer. The second insulation layer is removed by using the fourth insulation layer as a mask so that the exposed first insulation layer and the exposed conductive layer are etched to form the second gate insulation layer and the wordline.

Abstract translation: 目的：提供一种用于制造分闸式快闪存储器件的方法，以通过形成字线的垂直侧壁并使字线的侧壁的宽度均匀来防止字线减小的面积减小。 构成：第一个间隔围绕一个浮动门。 在衬底中形成预定导电类型的第一结区，与第一间隔物重叠。 第一导电线形成在第一接合区域上，与第一间隔物接触。 制备具有与第一结区相反的导电类型的半导体衬底。 第一绝缘层，第一导电层，第二绝缘层和第三绝缘层依次形成在基板上。 蚀刻第三绝缘层以露出第二绝缘层。 暴露的第二绝缘层被消除。 剩下的第三绝缘层被去除。 第一导电层和第二绝缘层被蚀刻预定厚度以暴露第一导电线和第一导电层的一部分。 第四绝缘层形成在第一导电线和第一导电层的一部分中。 消除剩余的第二绝缘层以露出第一导电层。 通过使用第四绝缘层作为掩模去除第二绝缘层，使得暴露的第一绝缘层和暴露的导电层被蚀刻以形成第二栅极绝缘层和字线。

公开(公告)号：KR101354660B1

公开(公告)日：2014-01-24

申请号：KR1020070086246

申请日：2007-08-27

Applicant: 삼성전자주식회사 ,  인피니언 테크놀로지스 아게

Inventor： 김주찬 ,  린제이,리처드

IPC: H01L21/335 ,  H01L29/78

Abstract: 스트레인드 영역을 가진 반도체 소자 및 그 제조 방법이 설명된다. 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은 반도체 기판의 제1 위치에 제1 도전형의 제1 고농도 도핑 영역이 형성되고 제1 상면 어닐링이 수행된다. 제1 상면 어닐링이 수행된 다음, 기판의 제2 위치에 제2 도전형의 제2 고농도 도핑 영역이 형성된다. 제2 고농도 도핑 영역이 형성된 다음, 제2 상면 어닐링이 수행된다.
스트레인드, 스트레스, 이동도

公开(公告)号：KR1020080025299A

公开(公告)日：2008-03-20

申请号：KR1020070086246

申请日：2007-08-27

Applicant: 삼성전자주식회사 ,  인피니언 테크놀로지스 아게

Inventor： 김주찬 ,  린제이,리처드

IPC: H01L21/335 ,  H01L29/78

CPC classification number: H01L21/823807 ,  H01L21/324 ,  H01L29/7843

Abstract: A strained semiconductor device and a method for fabricating the same are provided to improve the performance of PMOS and NMOS by implementing compression and tensile stresses through low and high temperature annealing process. The semiconductor substrate is prepared. First and second gates are formed at first and second positions of the semiconductor substrate, respectively. Source/drain regions(20,22) having a first conductive type are formed close to the first gate. A first surface annealing is performed. Source/drain regions(54,56) having a second conductive type opposite to the first conductive type are formed close to the second gate. A liner(12) is formed on the semiconductor substrate. A second surface annealing is carried out.

Abstract translation: 提供了应变半导体器件及其制造方法，以通过通过低温和高温退火工艺实现压缩和拉伸应力来改善PMOS和NMOS的性能。 制备半导体衬底。 第一和第二栅极分别形成在半导体衬底的第一和第二位置。 具有第一导电类型的源极/漏极区（20,22）形成在第一栅极附近。 进行第一表面退火。 具有与第一导电类型相反的第二导电类型的源/漏区（54,56）形成在第二栅极附近。 衬垫（12）形成在半导体衬底上。 进行第二表面退火。

公开(公告)号：KR100546330B1

公开(公告)日：2006-01-26

申请号：KR1020030035603

申请日：2003-06-03

Applicant: 삼성전자주식회사

Inventor： 박상욱 ,  유재민 ,  권철순 ,  김진우 ,  박재현 ,  김용희 ,  이돈우 ,  김대근 ,  김주찬 ,  김국민 ,  류의열

IPC: H01L21/027

CPC classification number: H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 측정용 패턴을 개선하여 측정의 신뢰도를 향상시킬 수 있는 측정용 패턴을 구비하는 반도체장치 및 이를 이용한 반도체장치의 측정방법이 개시된다. 본 발명에 따른 측정용 패턴을 구비하는 반도체장치는, 반도체 집적회로가 형성되는 칩영역과 상기 칩영역을 둘러싸는 스크라이브영역을 포함하는 반도체기판; 상기 스크라이브영역 내의 상기 반도체기판의 표면에 빈 공간의 형태로 형성되며, 계측설비의 측정용 빔이 투사되는 빔영역이 포함될 수 있도록 일정한 표면 단면적을 갖는 측정용 패턴; 및 상기 측정용 패턴의 내부에, 상기 측정용 패턴의 빈 공간의 표면 단면적을 감소, 예를 들어 빔영역의 표면 단면적 대비 더미 패턴의 표면 단면적의 비율이 5% 내지 15%가 될 수 있도록 더미 패턴을 포함한다.