公开(公告)号：KR1020160002059A

公开(公告)日：2016-01-07

申请号：KR1020140080796

申请日：2014-06-30

Applicant: 삼성전자주식회사

Inventor： 한제우 ,  민경진

IPC: H01L21/027 ,  H01L21/3065 ,  G03F1/72

CPC classification number: H01L21/31144 ,  H01J37/32091 ,  H01J37/3244 ,  H01L21/31122 ,  H01L21/76814 ,  H01L21/76897

Abstract: 하드마스크제거방법에서, 기판상에하드마스크를형성한다. 하드마스크에대해제1 온도에서제1 플라즈마처리공정을수행한다. 제1 온도보다높은제2 온도에서하드마스크에대해제2 플라즈마처리공정을수행한다.

Abstract translation: 一种去除硬掩模的方法包括：在基材上形成硬掩模; 在第一温度下在硬掩模上执行第一等离子体处理; 以及在高于所述第一温度的第二温度下对所述硬掩模执行第二等离子体处理。

公开(公告)号：KR1020150031781A

公开(公告)日：2015-03-25

申请号：KR1020130111393

申请日：2013-09-16

Applicant: 삼성전자주식회사

Inventor： 박민준 ,  윤준호 ,  한제우 ,  김찬원

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L21/3086 ,  H01L21/3085 ,  H01L21/31144 ,  H01L23/544 ,  H01L28/40 ,  H01L28/91 ,  H01L2223/54426 ,  H01L2223/54453 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 반도체 장치의 제조방법이 제공된다. 반도체 장치의 제조방법은, 셀 영역 및 주변회로 영역을 포함하는 하부 구조체 상에 층간 절연막을 형성하는 것, 상기 층간 절연막 상에 제1 마스크 막을 형성하는 것, 상기 주변회로 영역의 상기 제1 마스크 막을 패터닝하여 상기 층간 절연막을 노출하는 트렌치들을 형성하는 것, 및 상기 트렌치들 내에 키 마스크 패턴들을 형성하는 것을 포함한다. 상기 층간 절연막에 대한 상기 제1 마스크 패턴들의 식각 선택성은 상기 층간 절연막에 대한 상기 키 마스크 패턴들의 식각 선택성보다 크다.

Abstract translation: 本发明涉及半导体器件的制造方法。 制造半导体器件的方法包括以下步骤：在包括单元区域和外围电路区域的下部结构上形成层间绝缘膜; 在层间绝缘膜上形成第一掩模膜; 通过对外围电路区域中的第一掩模膜进行构图来形成暴露层间绝缘膜的沟槽; 并在沟槽中形成密钥掩模图案。 相对于层间绝缘膜，第一掩模图案的蚀刻选择性大于键层掩模图案相对于层间绝缘膜的蚀刻选择性。

公开(公告)号：KR1020120027851A

公开(公告)日：2012-03-22

申请号：KR1020100089655

申请日：2010-09-13

Applicant: 삼성전자주식회사

Inventor： 전경엽 ,  신경섭 ,  윤준호 ,  한제우

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/28273 ,  H01L21/823456 ,  H01L27/11519 ,  H01L27/11521 ,  H01L29/66825 ,  H01L29/4958

Abstract: PURPOSE: A method for forming a semiconductor device is provided to re-crystallize amorphous silicon areas of damaged areas, thereby enhancing electrical features. CONSTITUTION: A second insulation layer(44) is formed on a first polycrystalline silicon layer. A second polycrystalline silicon layer is formed on the second insulation layer. A second polycrystalline silicon pattern exposes a surface of the second insulation layer. A first amorphous area is formed on a side of the second polycrystalline silicon pattern. The second oxide exposing the surface of the first polycrystalline silicon layer is formed. A first polycrystalline silicon pattern exposes a surface of the first insulation layer. The exposed first insulation layer is eliminated to form a first insulation pattern which exposes a surface of a semiconductor substrate.

Abstract translation: 目的：提供一种用于形成半导体器件的方法，以重新结晶损坏区域的非晶硅区域，从而增强电气特征。 构成：在第一多晶硅层上形成第二绝缘层（44）。 在第二绝缘层上形成第二多晶硅层。 第二多晶硅图案露出第二绝缘层的表面。 第一非晶区域形成在第二多晶硅图案的一侧上。 形成暴露第一多晶硅层表面的第二氧化物。 第一多晶硅图案露出第一绝缘层的表面。 消除暴露的第一绝缘层以形成暴露半导体衬底的表面的第一绝缘图案。

公开(公告)号：KR101935395B1

公开(公告)日：2019-01-04

申请号：KR1020120095086

申请日：2012-08-29

Applicant: 삼성전자주식회사

Inventor： 윤준호 ,  김동찬 ,  민경진 ,  박재홍 ,  장용문 ,  한제우

IPC: H01L21/8242 ,  H01L27/108

公开(公告)号：KR101874586B1

公开(公告)日：2018-07-04

申请号：KR1020120086005

申请日：2012-08-06

Applicant: 삼성전자주식회사

Inventor： 한제우 ,  윤준호 ,  김동찬 ,  민경진 ,  박재홍 ,  장용문

IPC: H01L21/027

CPC classification number: H01L21/027 ,  G03F7/70633 ,  H01L23/544 ,  H01L27/10894 ,  H01L28/40 ,  H01L2223/54426 ,  H01L2223/5446 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 본발명의반도체소자의제조방법은패턴층이형성된제1 영역과포토키가형성된제2 영역으로구분되어있는기판을제공하는단계와, 상기제1 영역및 제2 영역의상기기판상에실리콘층을형성하는단계; 상기실리콘층의일부분을제거하여상기제2 영역의상기포토키를노출하는홀을형성하는단계와, 기포토키를노출하는홀을매립하도록매립산화층을형성하는단계와, 상기실리콘층및 상기매립산화층상에마스크층을형성하는단계와, 상기매립산화층아래에형성된포토키를얼라인키로이용하여상기마스크층보다상부레벨로상기마스크층상에포토레지스트패턴을형성하는단계와, 상기포토레지스트패턴을식각마스크로하여상기마스크층의일부를식각하여마스크패턴층을형성하는단계와, 상기포토레지스트패턴을제거하는단계와, 및상기마스크패턴층을식각마스크로하여상기실리콘층의일부분을식각하여상기제1 영역의상기패턴층을노출하는단계를포함한다.

公开(公告)号：KR1020160127891A

公开(公告)日：2016-11-07

申请号：KR1020150059148

申请日：2015-04-27

Applicant: 삼성전자주식회사

Inventor： 윤준호 ,  전경엽 ,  김교혁 ,  박재홍 ,  한제우

IPC: H01L21/3065 ,  H01L21/02 ,  H01L21/3105 ,  H05H1/46

CPC classification number: H01L21/3081 ,  H01L21/02244 ,  H01L21/02252 ,  H01L21/28044 ,  H01L21/28123 ,  H01L21/31144 ,  H01L21/32136 ,  H01L21/32139 ,  H01L27/1085

Abstract: 본발명은싸이클공정을이용한수직패턴의형성방법에관한것으로, 하부막상에텅스텐막을형성하고, 상기텅스텐막에대한식각공정과산화공정을포함하는싸이클공정으로상기텅스텐막을수직패턴으로형성하는것을포함한다. 상기싸이클공정은산소플라즈마를이용하는산화공정으로상기텅스텐을산화시켜텅스텐산화막을형성하고, 염소계열의가스를이용하는식각공정으로상기텅스텐산화막을선택적으로식각하는것을포함한다.

Abstract translation: 用于形成垂直图案的方法包括在下层上形成钨层，并在钨层上执行包括蚀刻工艺和氧化工艺的循环过程以形成垂直图案。 执行循环过程包括通过使用氧等离子体的氧化工艺氧化钨层以形成氧化钨层，并通过使用氯基气体的蚀刻工艺选择性地蚀刻氧化钨层。

公开(公告)号：KR1020140028562A

公开(公告)日：2014-03-10

申请号：KR1020120095090

申请日：2012-08-29

Applicant: 삼성전자주식회사

Inventor： 윤준호 ,  민경진 ,  박재홍 ,  장용문 ,  한제우

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L28/60 ,  H01L28/40 ,  H01L28/56 ,  H01L28/91 ,  H01L28/92

Abstract: Provided are a semiconductor device and a method for manufacturing the same. The semiconductor device includes lower electrodes arranged two-dimensionally, a dielectric layer covering the surfaces of the lower electrodes, and a capacitor including an upper electrode on the dielectric layer, a first support pattern which is connected to the lower sidewalls of the lower electrodes and has a first opening, and a second support pattern which is connected to the upper sidewalls of the lower electrodes and has a second opening. The vertical distance between the first support pattern and the second support pattern may be greater than that between the bottom surface of the lower electrode and the first support pattern.

Abstract translation: 提供半导体器件及其制造方法。 半导体器件包括二维布置的下电极，覆盖下电极的表面的电介质层和在电介质层上包括上电极的电容器，连接到下电极的下侧壁的第一支撑图案和 具有第一开口和第二支撑图案，其连接到下电极的上侧壁并具有第二开口。 第一支撑图案和第二支撑图案之间的垂直距离可以大于下电极的底表面和第一支撑图案之间的垂直距离。

公开(公告)号：KR1020140019632A

公开(公告)日：2014-02-17

申请号：KR1020120086005

申请日：2012-08-06

Applicant: 삼성전자주식회사

Inventor： 한제우 ,  윤준호 ,  김동찬 ,  민경진 ,  박재홍 ,  장용문

IPC: H01L21/027

CPC classification number: H01L21/027 ,  G03F7/70633 ,  H01L23/544 ,  H01L27/10894 ,  H01L28/40 ,  H01L2223/54426 ,  H01L2223/5446 ,  H01L2924/0002 ,  H01L21/0273 ,  H01L2924/00

Abstract: According to the present invention, a method of fabricating a semiconductor device is to provide a substrate where a first region having a pattern layer and a second region having a photo key are defined. A silicon layer is formed in the first and second regions on the substrate. A hole exposing the photo key part where the photo key of the second region is formed, is formed by patterning the silicon layer. A burying oxide layer is formed to fill a hole exposing the photo key part. By using the photo key formed in the lower part of the burying oxide layer, the silicon layer is patterned to form a silicon pattern layer. [Reference numerals] (AA) Second region; (BB) First region

Abstract translation: 根据本发明，制造半导体器件的方法是提供一种衬底，其中限定了具有图案层的第一区域和具有光密钥的第二区域。 在衬底上的第一和第二区域中形成硅层。 通过对硅层进行构图，形成露出第二区域的光密钥的照相键部分的孔。 形成掩埋氧化物层以填充曝光照相键部分的孔。 通过使用形成在埋入氧化物层的下部的光密钥，对硅层进行图案化以形成硅图案层。 （附图标记）（AA）第二区域; （BB）第一区

公开(公告)号：KR1020120073727A

公开(公告)日：2012-07-05

申请号：KR1020100135572

申请日：2010-12-27

Applicant: 삼성전자주식회사

Inventor： 윤준호 ,  신경섭 ,  이진욱 ,  한제우 ,  김형용

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66636 ,  H01L21/26506 ,  H01L21/30608 ,  H01L21/3065 ,  H01L21/32137 ,  H01L29/7848 ,  H01L21/30604

Abstract: PURPOSE: A semiconductor device including a strained semiconductor region, a manufacturing method thereof, and an electronic system including the same are provided to improve etch selectivity by applying a chemical dry etch method to an isotropic dry etch method. CONSTITUTION: A gate pattern(120) is formed on a substrate(110). An amorphous silicon region is formed by injecting IV or VIII group dopants into the substrate. A gate spacer(150) is formed in the sidewall of the gate pattern. A first cavity(160) is formed by firstly etching the substrate and the amorphous silicon region. A second cavity(162) is formed by secondly etching the substrate. A strained semiconductor region is formed in the second cavity.

Abstract translation: 目的：提供包括应变半导体区域的半导体器件，其制造方法和包括该半导体区域的电子系统，以通过将化学干法蚀刻方法应用于各向同性干蚀刻方法来提高蚀刻选择性。 构成：在衬底（110）上形成栅极图案（120）。 通过将IV或VIII族掺杂剂注入衬底中形成非晶硅区域。 栅极间隔物（150）形成在栅极图案的侧壁中。 通过首先蚀刻衬底和非晶硅区域形成第一空腔（160）。 第二腔（162）通过二次蚀刻衬底形成。 在第二腔中形成应变半导体区域。