公开(公告)号：KR1020150082853A

公开(公告)日：2015-07-16

申请号：KR1020140002320

申请日：2014-01-08

Applicant: 삼성전자주식회사

Inventor： 양상렬 ,  유영섭 ,  허진화

IPC: H01L21/02 ,  H01L21/22

CPC classification number: C23C16/4412

Abstract: 수직로는챔버, 분사유닛및 배기유닛을포함한다. 챔버는기판들을수용하는처리공간, 상기처리공간과연통된제 1 배기통로, 및상기처리공간과연통되고상기제 1 배기통로와격리된제 2 배기통로를갖는다. 분사유닛은상기챔버의처리공간으로반응가스를분사한다. 배기유닛은상기제 1 배기통로와상기제 2 배기통로로배기압력을제공한다. 따라서, 처리공간으로균일한배기압력이제공되어, 반응가스가기판들로균일하게적용될수 있다. 결과적으로, 기판들상에형성된막들의두께균일도가향상될수 있다.

Abstract translation: 本发明涉及一种立式炉，其包括腔室，喷射单元和排气单元。 所述室包括用于存储基板的处理空间，连接到所述处理空间的第一排气路径和与所述第一排气路径隔离并连接到所述处理空间的第二排气路径。 注入单元将响应气体注入到腔室的处理空间。 排气单元为第一和第二排气路径提供排气压力。 因此，垂直炉同样地通过向处理空间提供排气来将响应气体施加到基板。 结果，提高了在基板上形成的膜的厚度等同性。

公开(公告)号：KR1020090081614A

公开(公告)日：2009-07-29

申请号：KR1020080007575

申请日：2008-01-24

Applicant: 삼성전자주식회사

Inventor： 노영진 ,  최시영 ,  구본영 ,  황기현 ,  김철성 ,  백성권 ,  허진화

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/76224 ,  H01L21/0223 ,  H01L21/28273

Abstract: A method for forming a flash memory device is provided to prevent the increase of CD of a self aligned gate electrode due to the reduction of oxidation in a side of a silicon nitride layer. A mask laminate pattern is formed on a semiconductor substrate(100) in order to define an active area. The mask laminate pattern includes a pad oxidation layer, a silicon nitride layer on the pad oxidation layer, and a laminate oxidation layer on the silicon nitride layer. When including one gas and O2 gas or more selected from the group of N2, NO, or N2O to round the corner of an active area, a surface of the semiconductor substrate exposed by the mask laminate pattern and the side of the silicon nitride layer are oxidized by a remote plasma oxidation method. A trench is formed on the semiconductor substrate by etching the semiconductor substrate with the oxidized surface and using the mask laminate pattern as the mask. A device isolation oxidation layer(125) is formed in the trench. The silicon nitride layer is removed in the semiconductor substrate with the device isolation oxidation layer. A gate electrode(132) is formed in the region without the silicon nitride layer.

Abstract translation: 提供了一种用于形成闪速存储器件的方法，以防止由于氮化硅层侧面的氧化降低而导致自对准栅电极的CD增加。 在半导体衬底（100）上形成掩模层叠图案以便限定有效面积。 掩模层叠图案包括焊盘氧化层，焊盘氧化层上的氮化硅层和氮化硅层上的层叠氧化层。 当将包括一种选自N2，NO或N2O的气体和O 2气体包括在有源区域的角落的周围时，由掩模层叠图案和氮化硅层的侧面露出的半导体衬底的表面是 通过远程等离子体氧化法氧化。 通过用氧化表面蚀刻半导体衬底并使用掩模叠层图案作为掩模，在半导体衬底上形成沟槽。 在沟槽中形成器件隔离氧化层（125）。 在具有器件隔离氧化层的半导体衬底中去除氮化硅层。 在没有氮化硅层的区域中形成栅电极（132）。

公开(公告)号：KR100796742B1

公开(公告)日：2008-01-22

申请号：KR1020060073057

申请日：2006-08-02

Applicant: 삼성전자주식회사

Inventor： 김동찬 ,  정성훈 ,  이명범 ,  강상범 ,  허진화

IPC: H01L21/336

CPC classification number: H01L21/0214 ,  H01L21/02252 ,  H01L21/02337 ,  H01L21/0234 ,  H01L21/28202 ,  H01L21/3144 ,  H01L29/518 ,  H01L29/78

Abstract: A method for manufacturing a semiconductor device is provided to reduce a leakage current and to improve operation speed and reliability of the semiconductor device by forming a dielectric having an increased nitrogen concentration. A matrix dielectric containing an oxynitride is formed on a substrate(100) through a plasma oxidation process and a plasma nitridation process. The plasma oxidation process is performed by using a reactive gas containing oxygen and hydrogen. The matrix dielectric is processed with a second plasma nitridation process to obtain a dielectric(104) having an increased nitrogen concentration than the matrix dielectric. During the plasma nitridation process for obtaining a uniform distribution of a nitrogen concentration profile with respect to the matrix dielectric according to a depth, bias power is applied to a susceptor which supports the substrate.

Abstract translation: 提供一种制造半导体器件的方法，以通过形成具有增加的氮浓度的电介质来减少漏电流并提高半导体器件的操作速度和可靠性。 通过等离子体氧化处理和等离子体氮化处理，在基板（100）上形成含有氮氧化物的矩阵电介质。 通过使用含有氧和氢的反应性气体来进行等离子体氧化处理。 用第二等离子体氮化处理来处理基质电介质以获得具有比基体电介质增加的氮浓度的电介质（104）。 在用于根据深度获得相对于矩阵电介质的氮浓度分布的均匀分布的等离子体氮化处理期间，将偏置功率施加到支撑衬底的基座。

公开(公告)号：KR100521382B1

公开(公告)日：2005-10-12

申请号：KR1020030043628

申请日：2003-06-30

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  최시영 ,  이병찬 ,  정인수 ,  허진화

IPC: H01L21/336

CPC classification number: H01L29/7851 ,  H01L29/66795

Abstract: 2단계의 트렌치 매립 공정 및 보호막 형성 공정을 사용하여 신뢰성 있는 소자 사이의 전기적 절연을 제공하는 핀 전계효과 트랜지스터 제조 방법을 개시한다.

公开(公告)号：KR1020050082841A

公开(公告)日：2005-08-24

申请号：KR1020040011435

申请日：2004-02-20

Applicant: 삼성전자주식회사

Inventor： 연국현 ,  신유균 ,  홍수진 ,  부경호 ,  허진화 ,  이승환

IPC: H01L21/20

Abstract: 반도체 장치의 패턴 형성 방법을 제공한다. 이 방법은 반도체기판의 소정영역에 활성영역을 정의하는 소자분리막 패턴들을 형성하고, 상기 소자분리막 패턴이 형성된 결과물의 전면을 덮는 제 1 도전막을 형성한 후, 상기 제 1 도전막을 전면식각하여 상기 소자분리막 패턴들 사이에 배치되는 제 1 도전막 패턴을 형성하는 단계를 포함한다. 이후, 상기 제 1 도전막 패턴의 상부에만 선택적으로 형성되는 제 2 도전막 패턴을 형성하는 단계를 포함한다. 상기 제 2 도전막 패턴을 형성하는 단계는 선택적 에피택시얼 성장 기술을 사용하는 것이 바람직하다.

公开(公告)号：KR1020050055994A

公开(公告)日：2005-06-14

申请号：KR1020030089069

申请日：2003-12-09

Applicant: 삼성전자주식회사

Inventor： 현상진 ,  신유균 ,  홍수진 ,  허진화

IPC: H01L21/762

Abstract: 쉘로우 트렌치 소자 분리막을 제조하는 방법을 개시한다. 본 발명에 의한 쉘로우 트렌치 소자 분리막의 제조 방법에 따르면, 반도체 기판에 STI 트렌치를 형성한 후 상기 STI 트렌치 내벽에 측벽 산화막을 형성한다. 그 후, 상기 측벽 산화막을 포함한 전면 상에 실리콘 질화막으로 된 STI 라이너를 형성한다. 다음으로, 상기 STI 라이너 상에 1차 STI용 산화막을 형성하고, 상기 1차 STI용 산화막에 F 공급한다. 그 후, 상기 1차 STI용 산화막 상에 2 차 STI용 산화막을 형성하여 상기 STI 트렌치를 매립한다. 이에 의하여, STI 라이너 내부에 트랩 사이트를 감소시킬 수 있게 된다.

公开(公告)号：KR1020050002259A

公开(公告)日：2005-01-07

申请号：KR1020030043628

申请日：2003-06-30

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  최시영 ,  이병찬 ,  정인수 ,  허진화

IPC: H01L21/336

CPC classification number: H01L29/7851 ,  H01L29/66795

Abstract: PURPOSE: A method for fabricating FIN-type FET(Field Effect Transistor) in a semiconductor device is provided to prevent voids by using two-step trench-filling processes and a passivation layer. CONSTITUTION: An etch mask pattern(103) is formed on a semiconductor substrate(101). Trenches are formed by etching the exposed substrate to define silicon FIN(105). An upper passivation layer(113a) is partially filled for protecting the first trench-filling insulating layer. A second trench-filling insulating layer(115a) is entirely filled in the trench. A planarization etching of the second trench-filling insulating layer is performed. The upper side wall of the silicon FIN is exposed by removing at least a part of the upper passivation layer. A gate dielectric is formed. A gate conductive material is formed.

Abstract translation: 目的：提供一种在半导体器件中制造FIN型FET（场效应晶体管）的方法，以通过使用两步骤沟槽填充工艺和钝化层来防止空隙。 构成：在半导体衬底（101）上形成蚀刻掩模图案（103）。 通过蚀刻暴露的衬底来形成沟槽，以限定硅FIN（105）。 部分地填充上钝化层（113a）以保护第一沟槽填充绝缘层。 第二沟槽填充绝缘层（115a）完全填充在沟槽中。 执行第二沟槽填充绝缘层的平坦化蚀刻。 通过去除上钝化层的至少一部分来暴露硅FIN的上侧壁。 形成栅极电介质。 形成栅极导电材料。

公开(公告)号：KR1020040054053A

公开(公告)日：2004-06-25

申请号：KR1020020080620

申请日：2002-12-17

Applicant: 삼성전자주식회사

Inventor： 허진화 ,  신유균 ,  홍수진 ,  연국현

IPC: H01L21/336

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to improve the reliability of the semiconductor device by carrying out a gate oxidation process at a predetermined low temperature for a short time. CONSTITUTION: A gate isolation layer(113) is formed on a semiconductor substrate(111). A gate electrode layer(119) is formed on the gate isolation layer. A gate electrode structure is formed by selectively patterning the gate electrode layer and the gate isolation layer. A gate oxidation process is carried out on the resultant structure by using oxygen plasma. And, the gate electrode layer is completed by sequentially depositing a polysilicon layer(115) and a tungsten silicide layer(117) on the gate isolation layer.

Abstract translation: 目的：提供一种用于制造半导体器件的方法，以通过在预定的低温下短时间进行栅极氧化处理来提高半导体器件的可靠性。 构成：在半导体衬底（111）上形成栅极隔离层（113）。 栅电极层（119）形成在栅极隔离层上。 通过选择性地图案化栅极电极层和栅极隔离层来形成栅电极结构。 通过使用氧等离子体对所得结构进行栅极氧化处理。 并且，通过在栅极隔离层上依次沉积多晶硅层（115）和硅化钨层（117）来完成栅极电极层。

公开(公告)号：KR1020030071710A

公开(公告)日：2003-09-06

申请号：KR1020030056638

申请日：2003-08-14

Applicant: 삼성전자주식회사

Inventor： 허진화 ,  홍수진

IPC: H01L21/76

Abstract: PURPOSE: An STI(Shallow Trench Isolation) type semiconductor device is provided to be capable of preventing damage of a silicon nitride liner. CONSTITUTION: A trench isolation layer is formed in a semiconductor substrate(10). The trench isolation layer is provided with a silicon nitride liner(15), a densified silicon oxide liner(17') and a gap-filling layer(23). At this time, the gap-filling layer(23) further includes the first gap-filling layer made of SOG(Spin On Glass) and the second gap-filling layer made of HDP(High Density Plasma) CVD oxide. Also, the densified silicon oxide liner(17') is an HTO(High Temperature Oxide) layer by densification at the temperature of 800°C.

Abstract translation: 目的：提供STI（浅沟槽隔离）型半导体器件，以能够防止氮化硅衬垫的损坏。 构成：在半导体衬底（10）中形成沟槽隔离层。 沟槽隔离层设置有氮化硅衬垫（15），致密的氧化硅衬垫（17'）和间隙填充层（23）。 此时，间隙填充层（23）还包括由SOG（旋转玻璃）制成的第一间隙填充层和由HDP（高密度等离子体）CVD氧化物制成的第二间隙填充层。 此外，通过在800℃的温度下致密化，致密化的氧化硅衬垫（17'）是HTO（高温氧化物）层。