公开(公告)号：KR100683854B1

公开(公告)日：2007-02-15

申请号：KR1020050082745

申请日：2005-09-06

Applicant: 삼성전자주식회사

Inventor： 부경호 ,  신유균 ,  박태서 ,  류창우 ,  유종렬 ,  송영창

IPC: H01L21/8247 ,  H01L27/115

公开(公告)号：KR101133212B1

公开(公告)日：2012-04-05

申请号：KR1020050000936

申请日：2005-01-05

Applicant: 삼성전자주식회사

Inventor： 부경호 ,  신유균 ,  홍수진 ,  연국현

IPC: H01L21/335

CPC classification number: H01L29/4983 ,  H01L21/28247 ,  H01L21/28273 ,  H01L21/28282 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7881 ,  H01L29/792

Abstract: 채널 영역 양측에 배치된 소오스/드레인 영역들을 포함하는 반도체 소자 및 그 형성 방법을 제공한다. 본 발명에 따른 소자는 제1 도전형의 불순물들로 도핑된 반도체 기판 상에 배치된 게이트 패턴, 및 게이트 패턴 양측벽에 배치된 게이트 스페이서를 포함한다. 게이트 스페이서와 반도체 기판 사이에 표면 절연층이 개재된다. 표면 절연층은 반도체 기판과 접촉한다. 게이트 스페이서 아래의 반도체 기판내에 제2 도전형의 불순물들로 도핑된 저농도 불순물 도핑층이 배치된다. 저농도 불순물 도핑층의 윗부분(upper portion)에 캐리어 축적층이 배치된다. 표면 절연층은 반도체 기판과의 계면에 계면 상태들을 생성시키고, 캐리어 축적층은 저농도 불순물 도핑층내 다수 캐리어들이 계면 상태들에 의해 유도되어 형성된 것이다.

公开(公告)号：KR100614658B1

公开(公告)日：2006-08-22

申请号：KR1020050032008

申请日：2005-04-18

Applicant: 삼성전자주식회사

Inventor： 부경호 ,  신유균 ,  박태서 ,  이진욱 ,  연국현

IPC: H01L21/336 ,  H01L21/265

Abstract: 반도체 장치의 고전압 트랜지스터 및 그 형성 방법을 제공한다. 이 고전압 트랜지스터의 채널 영역은 제1 영역 및 제2 영역을 갖는다. 제1 영역은 제2 영역에 비하여 높은 불순물 농도를 갖는다. 또한, 제1 영역은 소자분리막과 접촉한다. 이로써, 고전압 트랜지스터의 누설전류 특성을 향상시킬 수 있다.

Abstract translation: 提供了半导体器件的高压晶体管及其形成方法。 高电压晶体管的沟道区具有第一区域和第二区域。 第一区域具有比第二区域更高的杂质浓度。 此外，第一区域与元件隔离膜接触。 结果，可以提高高压晶体管的漏电流特性。

公开(公告)号：KR1020060048193A

公开(公告)日：2006-05-18

申请号：KR1020050047877

申请日：2005-06-03

Applicant: 삼성전자주식회사

Inventor： 부경호 ,  신유균 ,  현상진 ,  연국현

IPC: H01L29/78

CPC classification number: H01L29/7833 ,  H01L29/66492 ,  H01L29/6659

Abstract: 트랜지스터를 갖는 반도체 소자 및 그 형성 방법을 제공한다. 이 소자는 기판 상에 형성된 게이트 패턴, 게이트 패턴 양측벽에 형성된 스페이서, 스페이서와 기판 사이에 개재되어 기판과 접촉하는 표면 절연층, 및 표면 절연층 아래의 기판 표면에 배치된 반전층을 포함한다. 표면 절연층은 기판과의 계면에 계면 상태들을 생성하는 물질로 이루어진다.

公开(公告)号：KR1020080011498A

公开(公告)日：2008-02-05

申请号：KR1020060071903

申请日：2006-07-31

Applicant: 삼성전자주식회사

Inventor： 부경호 ,  김홍석 ,  최시영

IPC: H01L21/8247

Abstract: A method for fabricating an NVM(non-volatile memory) device is provided to transform a silicon-hydrogen bonding existing in a dielectric layer into a silicon-fluorine bonding with relatively strong bonding force and reduce a trap density in the dielectric layer by performing a fluoridation treatment using fluorine gas. A tunnel oxide layer(110), a floating gate layer(112) and a preliminary dielectric layer(114) are sequentially formed on a semiconductor substrate(100). The preliminary dielectric layer is fluoridated to form a dielectric layer by a plasma process performed in an atmosphere of fluorine-including gas. A control gate layer is formed on the dielectric layer. A first oxide layer(114a), a nitride layer(114b) and a second oxide layer(114c) can be sequentially stacked in the preliminary dielectric layer.

Abstract translation: 提供一种用于制造NVM（非易失性存储器）器件的方法，用相对较强的结合力将存在于电介质层中的硅 - 氢键转化成硅 - 氟键，并通过执行 使用氟气进行氟化处理。 隧道氧化物层（110），浮栅层（112）和预备电介质层（114）依次形成在半导体衬底（100）上。 通过在含氟气体的气氛中进行的等离子体处理将预备介电层氟化以形成介电层。 在电介质层上形成控制栅极层。 第一氧化物层（114a），氮化物层（114b）和第二氧化物层（114c）可以顺序堆叠在预备电介质层中。

公开(公告)号：KR100719365B1

公开(公告)日：2007-05-17

申请号：KR1020050047877

申请日：2005-06-03

Applicant: 삼성전자주식회사

Inventor： 부경호 ,  신유균 ,  현상진 ,  연국현

IPC: H01L29/78

Abstract: 트랜지스터를 갖는 반도체 소자 및 그 형성 방법을 제공한다. 이 소자는 기판 상에 형성된 게이트 패턴, 게이트 패턴 양측벽에 형성된 스페이서, 스페이서와 기판 사이에 개재되어 기판과 접촉하는 표면 절연층, 및 표면 절연층 아래의 기판 표면에 배치된 반전층을 포함한다. 표면 절연층은 기판과의 계면에 계면 상태들을 생성하는 물질로 이루어진다.

公开(公告)号：KR1020070012069A

公开(公告)日：2007-01-25

申请号：KR1020050066891

申请日：2005-07-22

Applicant: 삼성전자주식회사

Inventor： 부경호 ,  류창우 ,  신유균 ,  박태서 ,  이진욱

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7851 ,  H01L29/42392 ,  H01L29/66795 ,  H01L29/66803 ,  H01L29/1037

Abstract: A method for forming a semiconductor device is provided to uniformly distribute impurity elements in a three-dimensional structure like a channel region or a source drain region by isotropically doping the three-dimensional structure by a plasma doping process using first source gas including n-type or p-type impurity element and second source gas including dilution elements unrelated to an electrical characteristic of a doping region. A three-dimensional structure of a semiconductor is formed on a semiconductor substrate. A plasma doping process is performed to isotropically dope the three-dimensional structure, using first source gas including n-type or p-type impurity element and second source gas including dilution elements unrelated to an electrical characteristic of a doping region(S170). The process for forming the three-dimensional structure includes a process for forming a pin protruding upward from the semiconductor substrate wherein the pin includes a channel region and is the three-dimensional structure.

Abstract translation: 提供一种用于形成半导体器件的方法，通过使用包括n型的第一源气体通过等离子体掺杂工艺通过各向同性地掺杂三维结构来均匀地分布诸如沟道区或源漏区的三维结构中的杂质元素 或p型杂质元素和包括与掺杂区域的电特性无关的稀释元素的第二源气体。 在半导体衬底上形成半导体的三维结构。 使用包括n型或p型杂质元素的第一源气体和包括与掺杂区域的电特性无关的稀释元件的第二源气体，进行等离子体掺杂工艺以各向同性地掺杂三维结构（S170）。 形成三维结构的方法包括形成从半导体衬底向上突出的销的工艺，其中该销包括沟道区并且是三维结构。

公开(公告)号：KR1020060076011A

公开(公告)日：2006-07-04

申请号：KR1020040115406

申请日：2004-12-29

Applicant: 삼성전자주식회사

Inventor： 부경호 ,  신유균 ,  류창우 ,  홍수진 ,  연국현 ,  이진욱

IPC: H01L21/336

CPC classification number: H01L29/78 ,  H01L21/26506 ,  H01L21/28273 ,  H01L21/28282 ,  H01L29/6659 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7833 ,  H01L29/7881

Abstract: 반도체 소자 및 그 형성 방법을 제공한다. 이 소자는 반도체 기판 상에 배치된 게이트 패턴, 게이트 패턴의 양측벽에 배치된 게이트 스페이서, 및 게이트 스페이서 아래의 반도체 기판 내에 배치된 고정 전하층을 포함한다. 고정 전하층은 고정 전하를 생성시키는 원소들이 주입되어 있다. 고정 전하층에 의해 유도된 캐리어들이 축적된 층이 고정 전하층 아래에 배치된다. 원소들은 열에 의해 상기 반도체 기판의 내부로부터 반도체 기판의 표면으로 편석(segregation)되는 특성을 갖는다.

公开(公告)号：KR100854498B1

公开(公告)日：2008-08-26

申请号：KR1020060084786

申请日：2006-09-04

Applicant: 삼성전자주식회사

Inventor： 부경호 ,  이선길 ,  유종렬 ,  이덕형 ,  연국현

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/115 ,  H01L27/11521 ,  H01L27/11524 ,  H01L27/12 ,  H01L29/1083 ,  H01L29/78

Abstract: 펀치쓰루 억제용 불순물 영역을 갖는 선택 트랜지스터들을 구비하는 낸드형 플래쉬 메모리 소자가 제공된다. 상기 소자는 반도체 기판 내에 형성된 제1 및 제2 불순물 영역들 및 상기 제1 및 제2 불순물 영역들 사이의 상기 반도체 기판 상부에 배치된 제1 및 제2 선택 게이트 패턴들을 구비한다. 상기 제1 및 제2 선택 게이트 패턴들은 각각 상기 제1 및 제2 불순물 영역들에 각각 인접하도록 배치된다. 상기 제1 및 제2 선택 라인들 사이에 복수개의 셀 게이트 패턴들이 배치된다. 상기 반도체 기판 내에 상기 제1 불순물 영역을 둘러싸는 제1 펀치쓰루 억제용 불순물 영역이 제공된다. 상기 제1 펀치쓰루 억제용 불순물 영역은 상기 제1 불순물 영역에 인접한 상기 제1 선택 게이트 패턴의 제1 가장자리와 중첩한다. 상기 반도체 기판 내에 상기 제2 불순물 영역을 둘러싸는 제2 펀치쓰루 억제용 불순물 영역이 제공된다. 상기 제2 펀치쓰루 억제용 불순물 영역은 상기 제2 불순물 영역에 인접한 상기 제2 선택 게이트 패턴의 제1 가장자리와 중첩한다.

公开(公告)号：KR100541052B1

公开(公告)日：2006-01-11

申请号：KR1020030065686

申请日：2003-09-22

Applicant: 삼성전자주식회사

Inventor： 부경호 ,  양지상 ,  신유균 ,  현상진 ,  연국현

IPC: H01L21/324

CPC classification number: H01L21/266 ,  H01L21/2022 ,  H01L21/26513 ,  H01L21/268 ,  H01L21/2686 ,  H01L21/28211 ,  H01L21/324 ,  H01L21/76232 ,  H01L21/823462 ,  H01L21/823481

Abstract: 자유 캐리어의 생성 기술을 사용하여 반도체 물질을 레이저 열처리하는 공정을 제공한다. 이 공정은 반도체기판의 표면에 자유캐리어 생성광(free carrier generation light)을 조사하여 자유 캐리어들을 생성시키는 것을 구비한다. 상기 자유 캐리어들이 생성된 반도체기판에 상기 자유캐리어 생성광보다 높은 출력을 갖는 가열광(heating light)을 조사한다. 그 결과, 상기 자유 캐리어 영역이 선택적으로 열처리된다. 상기 자유 캐리어 영역은 상기 자유캐리어 생성광의 조사 대신에 불순물 이온들의 주입 및 상기 불순물 이온들의 활성화를 통하여 형성할 수도 있다. 또한, 상기 반도체기판이 실리콘보다 작은 밴드갭 에너지를 갖는 물질인 경우에, 상기 자유 캐리어 영역은 상기 반도체기판을 500℃ 내지 700℃의 비교적 낮은 온도로 가열함으로써 생성시킬 수 있다.