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公开(公告)号：KR1020060102826A
公开(公告)日：2006-09-28
申请号：KR1020050024812
申请日：2005-03-25
Applicant: 재단법인서울대학교산학협력재단
IPC: A61C8/00
Abstract: 개시된 치과 임플란트를 위한 전기유도 전력전달 장치는 인공치아 이식에 사용되는 치과 임플란트에 삽입되고, 자극 파형을 생성하는 자극 칩과, 상기 자극 칩 주위에 생체 호환적인 도선을 권선하여 이루어지고, 외부로부터 무선으로 전달되는 RF 신호에 의해 전기를 유도하여 자극 칩에 전력을 공급하는 코일을 구비하는 내부 자극기와, 얼굴의 피부에 부착되고, 소정 주파수를 가지는 파형을 발생하는 파형 발생칩과, 상기 파형 발생칩에 전력을 공급하는 배터리와, 상기 파형 발생칩에 발생한 파형을 내부 자극기의 코일에 전달하는 코일을 구비하는 외부 자극기를 포함한다.
상기 구성에 의하면 치과 임플란트에 삽입되는 전자 이식체인 자극 칩에 코일을 이용한 전기유도방식으로 전력을 공급하여 조기에 골융착을 시키고 골밀도를 증진시킬 수 있으며 임플란트 시술에 소요되는 기간을 줄일 수 있다.
임플란트, 전기유도, 전력전달, RF 신호, 코일.-
公开(公告)号：KR100497672B1
公开(公告)日：2005-07-01
申请号：KR1020020025914
申请日：2002-05-10
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L27/108
Abstract: 자기 배열 SOI 더블 게이트 트랜지스터(SELF ALIGNED SOI DOUBLE GATE TRANSISTOR)를 이용한 DRAM의 제조 공정에 있어서, 상기 반도체 DRAM은 기판 상에 더블 게이트를 형성하는 공정과; 상기 더블 게이트가 형성된 기판에 주변 영역의 CMOS용 소스(source)/드레인(drain)을 형성하는 공정과; 셀(cell)의 직접 접촉(DC, Direct Contact) 및 매몰 접촉(BC, Buried Contact)을 형성하는 공정과; 금속 접촉(metal contact)을 형성하는 공정을 포함하며, 여기서, 상기 기판 상에 더블 게이트를 형성하는 공정은 벌크 Si의 상부에 매몰 산화막, SOI 웨이퍼, 버텀 게이트 산화막, 폴리-Si, WSi 및 CVD 산화막을 순차적으로 적층하는 단계와; 지지용 핸들 웨이퍼(handle wafer)에 열산화막을 형성하고, 이를 상기 SOI 웨이퍼의 상부에 결합하고, 상기 벌크 Si 및 매몰 산화막을 제거하는 단계와; 활성 영역을 정의하는 사진 및 식각 단계와; 상기 지지용 핸들 웨이퍼의 뒷면에 탑 게이트 물질로 게이트 산화막, 폴리-Si, WSi 및 SiN층을 순차적으로 적층하는 단계와; 상기 적층된 탑 게이트, 채널 및 바텀 게이트의 측면을 식각하고, 그 후 게이트 재료 및 채널을 산화시키는 단계와; 상기 산화되어 드러난 채널 측벽을 시드(seed)로 SEG를 성장시키고, 그 후 상기 SEG 하부에 CVD 산화막을 증착시키고, 에치백(etch-back)을 실시하는 단계를 포함하며, 상기 더블 게이트가 형성된 기판에 주변 영역의 CMOS용 소스(source)/드레인(drain)을 형성하는 공정은 상기 더블 게이트가 형성된 DRAM에 SiN 스페이서(spacer)를 증착하고, SiN을 식각하여 주변 NMOS 영역만을 개방한 후 이온을 주입하는 단계와; 상기 드러난 SEG 층을 시드로 하여 2차 SEG 성장을 하고, 그 후 이온 주입을 주입하고, 그 후 CVD 산화막을 증착하는 단계와; 주변 PMOS 영역을 상기 개방, 이온주입, 2차 SEG, 이온주입 및 CVD 산화막 증착 단계와 동일한 방법으로 형성하는 단계를 포함하며, 셀(cell)의 직접 접촉(DC, Direct Contact) 및 매몰 접촉(BC, Buried Contact)을 형성하는 공정은 상기 주변 CMOS 용 소스/드레인 형성 공정에서 형성된 SiN 스페이서 및 CVD 산화막을 식각하여 자기-배열 접촉(Self-Aligned Contact, SAC)을 개방하는 단계와; 상기 개방된 곳에서 접촉 플러그(plug)용 이온 주입을 실시하는 단계와; 폴리-Si을 증착하고 에치-백 또는 CMP를 실시하는 단계를 포함하며, 금속 접촉(metal contact)을 형성하는 공정은 게이트용 접촉이 될 부분을 분리하는 단계와; 더블 게이트의 탑 · 바텀 게이트가 동시에 금속에 연결되고, 활성 영역의 소스/드레인도 같이 연결되는 단계를 포함하는 반도체 DRAM의 제조 방법 및 이에 의해 제조되는 반도체 DRAM.
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公开(公告)号：KR100583679B1
公开(公告)日：2006-05-26
申请号：KR1020040042341
申请日：2004-06-09
Applicant: 재단법인서울대학교산학협력재단
Abstract: 무선 MIMO 채널의 응답특성을 측정하는 방법과 장치가 개시된다. 동일한 M-시퀀스 신호를 이용하여 MIMO 채널간에 소정의 시간 차이(time offset)를 갖는 각 채널용 M-시퀀스신호를 만들어 각 채널용 송신안테나를 통해 동시에 송신한다. 각 수신 안테나를 통해 각 채널의 M-시퀀스 송신신호를 수신하여 각 채널의 IF신호로 변조한 다음 표본화하여 컴퓨터에 저장한다. 컴퓨터에서 프로그램을 실행하여, 소정 분량의 각 채널의 표본화 데이터를 복조하여 I-채널신호와 Q-채널신호를 구하고, 송신부에서 송신한 1주기 분량의 M-시퀀스신호를 적어도 2주기 분량의 I-채널신호와 Q-채널신호 각각에 대하여 슬라이딩 하면서 상호간의 상호상관을 계산한다. 그리고 그 계산된 상호상관값을 이용하여 각 채널의 임펄스응답의 크기와 위상을 산출한다.
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公开(公告)号：KR1020050117127A
公开(公告)日：2005-12-14
申请号：KR1020040042341
申请日：2004-06-09
Applicant: 재단법인서울대학교산학협력재단
CPC classification number: H04B7/0413 , H04B7/0613 , H04B7/0817
Abstract: 무선 MIMO 채널의 응답특성을 측정하는 방법과 장치가 개시된다. 동일한 M-시퀀스 신호를 이용하여 MIMO 채널간에 소정의 시간 차이(time offset)를 갖는 각 채널용 M-시퀀스신호를 만들어 각 채널용 송신안테나를 통해 동시에 송신한다. 각 수신 안테나를 통해 각 채널의 M-시퀀스 송신신호를 수신하여 각 채널의 IF신호로 변조한 다음 표본화하여 컴퓨터에 저장한다. 컴퓨터에서 프로그램을 실행하여, 소정 분량의 각 채널의 표본화 데이터를 복조하여 I-채널신호와 Q-채널신호를 구하고, 송신부에서 송신한 1주기 분량의 M-시퀀스신호를 적어도 2주기 분량의 I-채널신호와 Q-채널신호 각각에 대하여 슬라이딩 하면서 상호간의 상호상관을 계산한다. 그리고 그 계산된 상호상관값을 이용하여 각 채널의 임펄스응답의 크기와 위상을 산출한다.
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公开(公告)号：KR1020030087835A
公开(公告)日：2003-11-15
申请号：KR1020020025914
申请日：2002-05-10
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L27/108
Abstract: PURPOSE: A DRAM(Dynamic Random Access Memory) using a self aligned SOI(Silicon-On-Insulator) double gate transistor and a method for manufacturing the same are provided to be capable of solving the problems such as DIBL(Drain Induced Barrier Lowering) phenomenon, the increase of channel resistance, the increase of gate resistance, and junction leakage current. CONSTITUTION: After forming a double gate at the upper portion of a substrate, a cell is formed by forming a source/drain for CMOS(Complementary Metal Oxide Semiconductor) at the peripheral region of the double gate. Then, a direct contact and a buried contact(161) of the cell, are formed at the resultant structure. A metal contact is formed on the direct and buried contact.
Abstract translation: 目的：提供使用自对准SOI（绝缘体上硅）双栅极晶体管的DRAM（动态随机存取存储器）及其制造方法，以能够解决诸如DIBL（漏极诱导屏障降低） 现象，通道电阻的增加，栅极电阻的增加和结漏电流。 构成：在衬底的上部形成双栅极之后，通过在双栅极的外围区域形成用于CMOS（互补金属氧化物半导体）的源极/漏极来形成电池。 然后，在所得结构处形成电池的直接接触和埋入触点（161）。 在直接和埋置的触点上形成金属接触。
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Patent Agency Ranking
公开(公告)号：KR102228461B1
公开(公告)日：2021-03-17
申请号：KR1020140052580
申请日：2014-04-30
Applicant: 삼성전자주식회사
Abstract: 반도체패키지장치를제공한다. 반도체패키지장치는하부기판과, 하부기판상에실장된하부반도체칩을포함하는하부패키지, 하부패키지상에배치되며, 하부반도체칩에대응되는돌출부와그 주위의연결부를갖는상부기판과, 상부기판상에실장된상부반도체칩을포함하는상부패키지, 하부반도체칩 및상부기판의돌출부사이를채우는방열부및 하부패키지및 상부패키지를전기적으로연결하는패키지연결패턴을포함한다.
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公开(公告)号：KR101922127B1
公开(公告)日：2018-11-26
申请号：KR1020120025664
申请日：2012-03-13
Applicant: 삼성전자주식회사
CPC classification number: G01N33/48721 , B82Y5/00 , B82Y15/00 , B82Y40/00
Abstract: 나노포어의직경또는도전성게이트층의두께를감소시켜감도를높일수 있는나노포어소자및 그제조방법을개시한다. 개시된나노포어소자의구성및 제조방법에따르면, 나노포어의크기및/또는게이트전극의두께를 DNA의단일가닥크기및 염기간격을고려하여최소화시킬수 있으므로, 나노포어소자의감도를향상시킬수 있다. 또한, 반도체기판상에나노포어소자를형성함으로써나노포어소자에신호증폭회로를일체로형성할수 있을뿐만아니라, 기존의반도체공정을그대로이용할수 있어서나노포어소자의제조가용이하다.
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公开(公告)号：KR1020170138625A
公开(公告)日：2017-12-18
申请号：KR1020160070494
申请日：2016-06-07
Applicant: 삼성전자주식회사
IPC: H01L29/423 , H01L29/10 , H01L29/08 , H01L29/78 , H01L29/66
CPC classification number: H01L27/1203 , H01L27/0207 , H01L29/42392 , H01L29/66742 , H01L29/66772 , H01L29/7856 , H01L29/78654 , H01L29/78684 , H01L29/78696 , H01L2029/7858
Abstract: 본발명의실시예에따른반도체소자는반도체층 상에배치된절연막, 상기절연막상에배치되는제 1 채널패턴, 상기제 1 채널패턴상에배치되고, 서로수평적으로이격된제 2 채널패턴들, 상기절연막상에배치되며, 상기제 2 채널패턴들을감싸는게이트패턴및 상기제 2 채널패턴들사이에배치된소오스/드레인패턴을포함하되, 상기제 1 채널패턴은상기절연막과접촉할수 있다.
Abstract translation: 根据本发明实施例的半导体器件包括设置在半导体层上的绝缘层，设置在绝缘层上的第一沟道图案，设置在第一沟道图案上的第二沟道图案， 设置在绝缘膜上并围绕第二沟道图案的栅极图案以及设置在第二沟道图案之间的源极/漏极图案，其中第一沟道图案与绝缘膜接触。
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