公开(公告)号：KR101048660B1

公开(公告)日：2011-07-14

申请号：KR1020080121159

申请日：2008-12-02

Applicant: 한국과학기술원

Inventor： 최양규 ,  한진우 ,  김동현 ,  김정우 ,  김진수 ,  송명호 ,  오재섭 ,  박윤창

IPC: H01L21/8242 ,  H01L29/78 ,  H01L21/336 ,  H01L27/108

Abstract: 본 발명은 커패시터리스 디램(capacitorless DRAM) 및 그 제조방법을 개시한다. 본 발명에 따른 커패시터리스 디램은 기판상에 연속하여 형성된 소스, 채널 및 드레인, 상기 채널상에 형성된 게이트 절연막, 상기 게이트 절연막상에 형성된 게이트, 및 상기 채널 내부에 형성된 게르마늄층 또는 게르마늄점을 포함한다. 본 발명에 따른 커패시터리스 디램은 실리콘 기판에 형성된 게르마늄의 연속적인 층 혹은 불연속적인 점이 정공 배리어를(hole barrier) 변화 시켜서 정공(hole)을 효과적으로 모을 수 있기 때문에 정공저장능력이 향상된다.
커패시터리스 디램, 게르마늄 이온 주입, 열처리, 충돌 이온화.

公开(公告)号：KR101027907B1

公开(公告)日：2011-04-12

申请号：KR1020090033877

申请日：2009-04-17

Applicant: 한국과학기술원

Inventor： 최양규 ,  최성진 ,  한진우

IPC: H01L27/115 ,  H01L21/8242 ,  H01L27/108 ,  H01L21/8247

Abstract: 본 발명은 반도체 메모리 소자 및 그 구동방법에 관한 것이다. 보다 구체적으로, 비휘발성 메모리 소자와 휘발성 메모리 소자의 동작이 가능한 융합 메모리 소자 및 그 구동방법에 관한 것이다.
본 발명에 따른 융합 메모리 소자는, 기판상에 형성된 제1 절연층, 제1 절연층상에 형성된 부유바디셀, 부유바디셀 양측에 각각 형성된 소오스 및 드레인, 부유바디셀상에 형성된 제2 절연층, 제2 절연층 사이에 형성되고, 비휘발성 메모리 소자로 동작할 경우, 전체영역에서 전자가 축적 및 축출 될 수 있고, 커패시터리스 디램 소자로 동작할 경우, 전체영역 중 드레인과 인접한 국부적인 영역에서 전자를 트랩 할 수 있는 부유게이트, 및 제2 절연층상에 형성된 제어게이트를 포함한다.
본 발명에 따르면, 융합 메모리의 기능 중 커패시터리스 디램 소자 및 단일 커패시터리스 디램 소자에 있어서, 저전력으로 센싱 마진을 증가시킬 수 있고, 고속 동작이 가능하며, 데이터 유지 시간을 증가시킬 수 있다.
융합 메모리(unified random access memory), 커패시터리스 디램(capacitorless DRAM), 밴드간 터널링(band to band tunneling), 게이트 누설 전류(gate induced leakage current)

公开(公告)号：KR1020100078685A

公开(公告)日：2010-07-08

申请号：KR1020080137015

申请日：2008-12-30

Applicant: 한국과학기술원

Inventor： 최양규 ,  최성진 ,  한진우

IPC: H01L27/115 ,  H01L21/8247 ,  H01L27/108

CPC classification number: H01L27/11521 ,  H01L21/108 ,  H01L21/265 ,  H01L21/28052 ,  H01L21/28141 ,  H01L29/42324 ,  H01L29/66825 ,  H01L29/788

Abstract: PURPOSE: A high integrated semiconductor combination memory device and a manufacturing method thereof are provided to easily realize the system on chip by realizing a non-volatile memory device and volatile memory device in a single transistor phase. CONSTITUTION: Source(102) and drain electrode(103) are formed on a substrate(101). The source and drain electrode are formed into a channel area(104) and a metal silicide which is short-key connected. A tunneling insulating layer(105) is formed on the substrate of the channel area. A floating gate(106) is formed on the tunneling insulating layer. A control insulating layer(107) is formed on the floating gate. The control gate is formed on the control insulating layer.

Abstract translation: 目的：提供一种高集成半导体组合存储器件及其制造方法，通过在单个晶体管相中实现非易失性存储器件和易失性存储器件来容易地实现片上系统。 构成：在衬底（101）上形成源（102）和漏电极（103）。 源电极和漏极形成沟槽区（104）和金属硅化物（短路连接）。 在通道区域的基板上形成隧道绝缘层（105）。 在隧道绝缘层上形成浮栅（106）。 在浮动栅极上形成控制绝缘层（107）。 控制栅极形成在控制绝缘层上。

公开(公告)号：KR100636015B1

公开(公告)日：2006-10-20

申请号：KR1020040078642

申请日：2004-10-04

Applicant: 한국과학기술원

Inventor： 한진우 ,  최양규

IPC: H01L21/335

Abstract: 본 발명은 전계 효과 트랜지스터 제작 방법 및 그 구조에 관한 것으로, 상세하게는 다중 게이트를 갖는 3차원 핀 구조 전계 효과 트랜지스터 제작 방법과 그 제작 방법에 의하여 제작된 전계 효과 트랜지스터에 관한 것이다.
본 발명에 따른 3차원 핀 구조 전계 효과 트랜지스터 제조 방법은 (a) 기판 상에 핀 구조 채널이 형성될 실리콘층 및 상기 핀 구조 채널 위에 게이트가 형성될 부분이 노출되도록 이온주입 방지막 패턴을 순차적으로 형성하는 단계; (b) 상기 이온주입 방지막 패턴 전면에 산소이온을 주입하여 상기 실리콘층에 산소이온 주입층을 형성하는 단계; (c) 상기 산소이온 주입층을 산소 분위기에서 열처리하여 산화막 매몰층으로 형성시키는 단계; (d) 상기 실리콘층을 일괄 이방성 플라즈마 식각하여 상기 산화막 매몰층을 포함하는 핀 구조 채널을 형성하는 단계; (e) 상기 산화 매몰층을 과도 습식 식각에 노출시켜 빈 공간(Under cut)으로 형성하는 단계 및 (f) 게이트 물질을 상기 빈 공간 부분에 증착시켜 상기 핀 구조 채널 내부에 추가된 다중 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
산소주입분리법(SIMOX), 핀 구조 전계 트랜지스터(FinFET), 다중 게이트(Multiple Gate), 단 채널 효과 (Short Channel Effects), 3차원 트랜지스터, 펀치쓰루(Puntch Through), 누설 전류

公开(公告)号：KR100583391B1

公开(公告)日：2006-05-26

申请号：KR1020040082223

申请日：2004-10-14

Applicant: 한국과학기술원

Inventor： 한진우 ,  최양규

IPC: H01L21/336

Abstract: 본 발명은 전계 효과 트랜지스터 제작 방법 및 그 구조에 관한 것으로, 상세하게는 이층 구조로 된 핀 전계 효과 트랜지스터 제작 방법과 그 제작 방법에 의해 제작된 이층 구조로 된 핀 전계 효과 트랜지스터 CMOS 인버터 등에 관한 것이다.
이러한 본 발명에 따른 이층 구조로 된 핀 전계 효과 트랜지스터 형성방법은 (a) 기판 상에 핀 구조 채널이 형성될 실리콘층을 형성하는 단계와, (b) 상기 실리콘층 전면에 산소이온을 주입하여 상기 실리콘층 내부에 산소이온 주입층을 형성하는 단계와, (c) 상기 산소이온 주입층을 산소 분위기에서 열처리하여 상기 실리콘층을 전기적으로 절연된 상층의 실리콘층과 하층의 실리콘층으로 분리하는 산화막 매몰층으로 형성시키는 단계와, (d) 상기 상층의 실리콘층과 하층의 실리콘층을 포함하는 실리콘층을 일괄 이방성 플라즈마 식각하여 핀 구조 채널의 활성영역을 형성하는 단계와, (e) 상기 기판 상에 동일한 게이트 물질을 증착 및 식각하여 게이트 전극을 형성하는 단계 및 (f) 하층 트랜지스터용 소스 및 드레인을 형성하기 위한 이온을 상기 하층의 실리콘층 부분에 선택적으로 주입하여 하층 트랜지스터를 형성하고, 상층 트랜지스터용 소스 및 드레인을 형성하기 위한 이온을 상기 상층의 실리콘층 부분에 선택적으로 주입하여 상층 트랜지스터를 형성하는 단계를 포함한다.
산소주입분리법(SIMOX), 핀 전계 효과 트랜지스터(FinFET), 단 채널 효과 (Short Channel Effects), 인버터(Inverter), 이중 게이트(Double Gate), 트렌치, 3차원 구조 트랜지스터, 수직형 집적(Vertical Integration)

公开(公告)号：KR1020120010311A

公开(公告)日：2012-02-03

申请号：KR1020100071736

申请日：2010-07-26

Applicant: 한국과학기술원

Inventor： 최양규 ,  한진우 ,  최지민

IPC: H01L21/8242 ,  H01L27/108

Abstract: PURPOSE: A capacitorless dynamic random access memory and a fabrication method thereof are provided to increase electron injection efficiency by using the hetero junction structure of an N-type semiconductor and a P-type semiconductor. CONSTITUTION: A buried isolation oxide film is formed in the top of a substrate(S110). Ion implantation for forming a first type of a semiconductor is performed after forming the single crystal semiconductor film on the buried isolation oxide film(S120). The single crystal semiconductor film is etched to form the active semiconductor layer(S130). The ion implantation for the semiconductor formation of the second type is performed(S140). A semiconductor junction structure of the first and second types is formed in the active semiconductor layer(S150).

Abstract translation: 目的：提供一种无电容动态随机存取存储器及其制造方法，以通过使用N型半导体和P型半导体的异质结结构来提高电子注入效率。 构成：在衬底的顶部形成掩埋隔离氧化膜（S110）。 在掩埋隔离氧化膜上形成单晶半导体膜之后，进行用于形成第一种半导体的离子注入（S120）。 蚀刻单晶半导体膜以形成有源半导体层（S130）。 进行第二种半导体形成的离子注入（S140）。 在有源半导体层中形成第一和第二类型的半导体结结构（S150）。

公开(公告)号：KR100733605B1

公开(公告)日：2007-06-28

申请号：KR1020050059071

申请日：2005-07-01

Applicant: 한국과학기술원

Inventor： 최양규 ,  한진우

IPC: H01L21/336

Abstract: 본 발명은 전계 효과 트랜지스터 제작 방법에 관한 것으로, 더욱 상세하게는 소오스/드레인 영역에 금속 실리사이드를 사용한 트랜지스터에 인장 실리콘 공정기술을 적용한 쇼트키-장벽 소스 및 드레인을 갖는 전계 효과 트랜지스터 제작 방법에 관한 것이다.
본 발명에 따른 인장 실리콘 기술을 이용한 쇼트키-장벽 트랜지스터의 제작 방법은 쇼트키 장벽 트랜지스터 반도체의 제조방법에 있어서, 실리콘 게르마늄 변형 반도체 기판상에 게이트 절연막, 게이트 전극, 게이트 전극의 측면에 절연성 스페이서를 형성하고, 게이트 패턴 및 스페이서를 이온 주입 마스크로 반도체 기판 내에 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계; 기판 전면에 금속막을 증착하는 단계; 기판 전면을 열처리하여 금속 실리사이드를 형성하는 단계; 및 실리사이드를 형성하고 남은 금속막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 이루어진다.
실리사이드(Salicide), 인장 실리콘(Strained Silicon), 쇼트키-장벽 트랜지스터(Schottky-Barrier Transistor), 핀 구조 전계 트랜지스터(FinFET), 단 채널 효과 (Short Channel Effects), 3차원 트랜지스터, 구동 전류(Drive Current)