公开(公告)号：KR100289049B1

公开(公告)日：2001-10-24

申请号：KR1019970069537

申请日：1997-12-17

Applicant: 한국전자통신연구원

Inventor： 이대우 ,  노태문 ,  김종대 ,  김상기 ,  구진근 ,  남기수

IPC: H01L29/78

Abstract: PURPOSE: A power device having a double field plate structure is provided to improve a breakdown voltage and an on-resistance of a device by controlling a width of a depletion layer using a voltage difference applied from a drain voltage to a gate and a source electrode of a LDMOS(Lateral Double Diffused MOS). CONSTITUTION: An n-type drift region(4) and a p-type diffused layer(5) are formed on a p-type epitaxial layer(4). A drain region(8a) is formed on the n-type drift region(4) and a source region(8) is formed on the p-type diffused layer(5). A field insulating layer(3) is formed on a center portion of the drift region(4). A gate electrode(7) intervening a gate insulating layer(6) onto the p-type diffused layer(5) and a source/drain electrode(11,12) are formed, thereby forming a power device. The gate electrode having a gate field plate structure is extended in a longitude direction from the gate region to a portion of the field insulating layer according to a top surface of the drift region. The source electrode having a source field plate is extended from the source region to a portion of an interlayer dielectric of the drift region.

公开(公告)号：KR1020010036380A

公开(公告)日：2001-05-07

申请号：KR1019990043377

申请日：1999-10-08

Applicant: 한국전자통신연구원

Inventor： 김상기 ,  김종대 ,  남기수 ,  구진근

IPC: H01L21/76

Abstract: PURPOSE: A method for forming a trench having a thermal oxide layer with thicker corners is provided to prevent defects in electrical characteristics or reliability caused by relatively thin corners of the thermal oxide layer. CONSTITUTION: The method begins with forming an oxide layer or a nitride layer on a silicon substrate(20). The oxide or nitride layer is then etched through a superjacent photoresist pattern, and the substrate(20) is etched to form the trench therein. Next, after wet etching edges of the oxide or nitride layer at upper corners of the trench, a heat treatment process is performed under a hydrogen atmosphere. An£100|crystal plane of the silicon substrate(20) is therefore rearranged at corners of the trench to an £111|crystal plane causing a faster growth of the thermal oxide layer(24). Accordingly, the thermal oxide layer(24) is uniformly formed along an inner wall(23) of the trench and particularly thicker formed at the corners of the trench. In addition, the trench is filled with a polysilicon(25).

Abstract translation: 目的：提供一种用于形成具有较厚拐角的热氧化物层的沟槽的方法，以防止由热氧化物层的相对薄的拐角引起的电特性或可靠性引起的缺陷。 构成：该方法开始于在硅衬底（20）上形成氧化物层或氮化物层。 然后通过相邻的光致抗蚀剂图案蚀刻氧化物或氮化物层，并且蚀刻衬底（20）以在其中形成沟槽。 接下来，在将沟槽的上角的氧化物或氮化物层的湿蚀刻湿蚀刻之后，在氢气氛下进行热处理工序。 因此，硅衬底（20）的100英寸晶体平面在沟槽的角部重新布置成£111 |晶面，导致热氧化物层（24）的生长更快。 因此，热氧化物层（24）沿着沟槽的内壁（23）均匀地形成，并且特别是较厚地形成在沟槽的角部。 此外，沟槽填充有多晶硅（25）。

公开(公告)号：KR100279745B1

公开(公告)日：2001-02-01

申请号：KR1019980048234

申请日：1998-11-11

Applicant: 한국전자통신연구원

Inventor： 남기수 ,  노태문 ,  김상기 ,  김종대 ,  이대우 ,  구진근 ,  김대용

IPC: H01L27/108

Abstract: 본 발명은 스텝모터, 자동차, 평판 디스플레이 구동 집적회로 등에 사용되는 고전압 전력소자 및 그 제조방법에 관한 것이다. 본 발명의 특징은 웰이 형성된 기판위에 트렌치 구조를 형성하고, 트렌치 측벽에 TEOS 산화막을 형성하고, 산화막과 질화막을 성장한 후 상기 게이트 채널 부분의 TEOS 산화막을 제거하기 위한 식각 영역을 정의하고, 상기 게이트 채널영역 부분의 TEOS 산화막을 식각한 후, 상기 감광막 및 질화막을 제거하며, 이어서 게이트 산화막을 성장하고, 다결정 실리콘 박막을 성장하여 트렌치 홀의 내부에 게이트 전극을 형성하고, 소오스 영역과 드레인 영역에 이온 주입하여 열처리하는 공정을 포함하는 트렌치 게이트 구조의 전력소자 제조방법을 제공함에 특징이 있다. 이러한 본 발명은, 종래의 수평 채널 구조형 고전압 전력소자를, 플라즈마 이온 식각법을 이용한 트렌치 기술을 활용하여 수직 채널 구조를 갖는 전력소자로 대체함으로써 소자가 차지하는 면적을 줄임과 동시에 드레인에서 수평 방향으로 인가되는 강한 전계를 수직으로 분산시켜 드리프트 영역에서의 충격 이온화 현상을 억제함으로써 높은 항복 전압과 낮은 ON-저항값을 갖는 전력소자를 제조할 수 있고, 얇은 게이트 단일 산화막을 사용하는 전력소자보다 전류 이득의 감소 없이 항복 전압 특성을 향상시킬 수 있다.

公开(公告)号：KR100275501B1

公开(公告)日：2000-12-15

申请号：KR1019980044519

申请日：1998-10-23

Applicant: 한국전자통신연구원

Inventor： 김상기 ,  김종대 ,  구진근 ,  남기수 ,  김대용

IPC: H01L21/76

Abstract: 본 발명은 트렌치 내부에 막을 채우는 과정에서 빈 공간이 발생하는 것을 효과적으로 방지할 수 있는 트렌치 형성 방법에 관한 것으로, 본 발명은 트렌치 영역을 정의하는 절연막 패턴 및 감광막 패턴을 형성하고 절연막 패턴의 측벽을 습식식각하여 절연막 패턴이 정의하는 트렌치 영역을 확장시키고 건식식각 공정을 실시하여 비교적 그 입구가 넓고 완만한 주 트렌치(main trench)를 형성함과 동시에 주 트렌치에 인접하여 기생 트렌치(parasitic trench)를 형성하는데 그 특징이 있다. 즉, 본 발명은 입구가 넓은 트렌치 형성 및 트렌치 입구에 두꺼운 산화막을 형성하는 기술에 관한 것이다. 본 발명은 1차 건식식각, 습식식각 및 2차 건식식각을 이용하여 주 트렌치 입구를 넓고 둥글게 형성시키면서 이 과정에서 생성되는 기생트렌치를 이용하여 트렌치 입구에 비교적 두꺼운 산화막을 성장시켜서 소자의 누설전류 및 항복전압 특성을 향상시키는데 다른 특징이 있다.

公开(公告)号：KR1020000026815A

公开(公告)日：2000-05-15

申请号：KR1019980044519

申请日：1998-10-23

Applicant: 한국전자통신연구원

Inventor： 김상기 ,  김종대 ,  구진근 ,  남기수 ,  김대용

IPC: H01L21/76

Abstract: PURPOSE: A method for forming a trench is provided to prevent generation of an empty space in a process for filling layers to an inner portion of a trench by forming a parasitic trench adjacent to a main trench. CONSTITUTION: A method for forming a trench comprises the steps of: forming sequentially an insulating layer(12) and a photoresist layer on a substrate(11); forming a first insulating layer pattern to expose the substrate a trench form area by etching the insulating layer; the first insulating layer pattern; forming a first trench by etching the substrate; etching a side wall of the first insulating layer pattern by a dry etch method and forming a second insulating layer pattern; removing the photoresist pattern; etching the substrate of a lower portion of the first trench to form a main trench(14A); forming a parasitic trench(14B) within the substrate adjacent to a gate of the main trench; and removing the second insulating layer.

Abstract translation: 目的：提供一种用于形成沟槽的方法，以防止在通过形成与主沟槽相邻的寄生沟槽将层填充到沟槽的内部的过程中产生空白空间。 构成：用于形成沟槽的方法包括以下步骤：在衬底（11）上依次形成绝缘层（12）和光致抗蚀剂层; 形成第一绝缘层图案，以通过蚀刻绝缘层将衬底暴露于沟槽形状区域; 第一绝缘层图案; 通过蚀刻所述衬底形成第一沟槽; 通过干蚀刻方法蚀刻第一绝缘层图案的侧壁并形成第二绝缘层图案; 去除光致抗蚀剂图案; 蚀刻第一沟槽的下部的衬底以形成主沟槽（14A）; 在所述衬底内形成与所述主沟槽的栅极相邻的寄生沟槽（14B）; 以及去除所述第二绝缘层。

公开(公告)号：KR100249786B1

公开(公告)日：2000-03-15

申请号：KR1019970058838

申请日：1997-11-07

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  남기수 ,  강진영 ,  박문양

IPC: H01L27/08

Abstract: 본 발명은 소오스(source)-게이트(gate)-표류영역(drift region)-드레인(drain)이 수평으로 배치된, 소위 LDMOS(lateral double diffused MOS) 구조를 갖는 100V급 이상의 전계효과(field effect) 고압소자(high voltage device)의 구조에 관한것으로, 고압 소자에 고압 인가시 표류영역과 접하는 드레인 가장자리에서 발생하는 항복전압을 높이기 위하여, 드레인이 기판의 수직방향으로 확장되어 형성되도록, 표류영역의 드레인 형성영역에 트렌치를 형성하고, 이 트렌치의 내부벽면을 따라 소정의 깊이를 갖는 드레인을 형성하였다.
본 발명은 고전압 인가시 소오스에서 드레인을 향하여 기판의 표면을 따라 진행 하는 전자의 충격 이온화를 드레인의 가장자리에서 수직으로 분산시킴으로서 항복전압을 높일 수 있어 고압소자의 동작전압을 향상시킬 수 있다.

公开(公告)号：KR100248372B1

公开(公告)日：2000-03-15

申请号：KR1019970053153

申请日：1997-10-16

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  남기수 ,  구용서 ,  이대우 ,  노태문

IPC: H01L27/06

Abstract: 본 발명은 고속, 고내압 BCD Power IC 소자의 제조 방법에 관한 것으로서, 3중 매몰층 및 에피층 형성공정, LDPMOS 소자의 드리프트 및 이중 웰 형성 공정, 트랜치 소자 격리 및 싱크(Sink) 확산 공정, HV-NMOS/HV-PMOS/LDNMOS의 드리프트 영역 및 HV-pnp 베이스 영역 동시형성 공정, HS-PSA 베이스 형성 및 문턱전압 조절 공정, 게이트, 다결정실리콘 에미터 전극형성 및 LDD 공정, 측면 산화막 형성 및 소스-드레인 영역형성 공정, 보호산화막 도포 및 금속전극 형성 공정을 수행하여 고주파/고내압/고집적화/고신뢰성화된 구조를 고안함으로써, 휴대폰 및 고속 HDD IC를 비롯한 고품위 정보통신 시스템, 가전제품, 자동차 전자제어 장치 등에 다양하게 사용할 수 있는 효과가 있다.

公开(公告)号：KR100236970B1

公开(公告)日：2000-01-15

申请号：KR1019970038667

申请日：1997-08-13

Applicant: 한국전자통신연구원

Inventor： 김상기 ,  김종대 ,  이대우 ,  노태문 ,  구진근 ,  남기수

IPC: H01L21/302

Abstract: 고전압 소자의 발달과 함께 산화막의 측면이 직각보다는 60°이하의 낮은 빗면을 원하는 경우가 있는데, 이러한 산화막 측면의 낮은 각도를 요구하는 식각은 종래의 습식식각이나 건식식각으로 구현할 수 없으나, 본 발명은 이러한 문제점을 극복하기 위하여, 본 발명은 서로 다른 온도에서 성장된 산화막 특성을 이용하여 습식식각(wet etch) 및 건식식각(dry etch)때 식각비를 이용하는 기술로서, 여러 층의 산화막을 형성하여 형성된 각 층마다 산화막 초기 성장온도나 성장후 열처리 온도를 다르게 함으로서 형성된 산화막의 선택 식각비를 다르게 만드는 기술이다.

公开(公告)号：KR100233831B1

公开(公告)日：1999-12-01

申请号：KR1019960058192

申请日：1996-11-27

Applicant: 한국전자통신연구원

Inventor： 이대우 ,  노태문 ,  백규하 ,  구진근 ,  남기수

IPC: H01L27/06

Abstract: 본 발명은 반도체 소자 제조 방법에 관한 것으로, 종래에는 게이트와 n- 확산영역을 완전히 중첩시키기 위해 주로 산화막 측벽폭을 이용하여 역 T형 구조로 게이트를 만들었으며, 공정이 매우 복잡한 단점이 있었다. 이러한 문제점을 해결하기 위해 게이트와 n- 혹은 p- 확산 영역을 완전히 중첩시키기 위해 게이트 채널 영역을 U형 혹은 V형으로 형성하여 게이트 가장자리와 중첩된 부위의 산화막 두께를 차별화하는 공정을 수행함으로써 종래의 LDD 구조보다 높은 전류 구동력과 신뢰성 특성이 개선될 뿐만 아니라, 종래의 중첩 소자보다는 게이트 전극 가장자리의 산화막 두께를 공정상에서 조절하여 게이트와 n- 혹은 p- 확산 영역간의 중첩 캐패시턴스(overlap capacitance)를 감소시켜 소자의 성능을 향상시킬 수 있는 모스페트(MOSFET) 중첩 소자 제조 방법이 제시된다.

公开(公告)号：KR1019990053974A

公开(公告)日：1999-07-15

申请号：KR1019970073705

申请日：1997-12-24

Applicant: 한국전자통신연구원

Inventor： 김종대 ,  이상용 ,  김상기 ,  노태문 ,  구진근 ,  남기수

IPC: H01L29/06

Abstract: 본 발명은 전계제한 링(Field Limiting Ring)을 갖는 고내압 소자에 관한 것으로, 특히 모서리 부분에서의 항복전압을 개선한 효율적인 고내압 소자에 관한 것이다.
본 발명에서는 고내압 소자에서의 효과적인 전계제한링을 설계하기 위한 새로운 구조로써 모서리 부분의 전기장 집중을 줄이기 위해서 플로팅링을 추가하는 방법을 제안하는데, 이 방법은 모서리 부분에 전계제한링 영역의 폭을 늘여서 전계제한 링을 추가로 형성시키는 것이다. 이 구조를 이용하면 모서리 부근에 플로팅링을 추가로 형성시켜서 구좌표 효과에 의한 전기장의 집중을 줄일 수 있는 효과가 있다.