公开(公告)号：KR100699448B1

公开(公告)日：2007-03-28

申请号：KR1020060043749

申请日：2006-05-16

Applicant: 한국전자통신연구원

Inventor： 양일석 ,  김종대 ,  노태문 ,  이대우

IPC: H03K3/356

CPC classification number: H03K3/356173 ,  H03K3/0375

Abstract: A flip flop and a CMOS latch circuit of high reliability and low leakage multi-threshold are provided to prevent a leakage current and/or data loss and to reduce an implementation area in a semiconductor chip. A forward clock inverter(22,26) has a low value during a sleep mode period, and applies an output stage logic state by inverting an input stage logic state when an execution clock following a system clock has a first logic state during a non-sleep mode period, and comprises only a low threshold transistor. A reverse clock inverter(24,27) forms a cyclic latch structure with the forward clock inverter, and applies an output stage logic state by inverting the input stage logic state when the execution clock has a second logic state, and includes a high threshold transistor.

Abstract translation: 提供具有高可靠性和低泄漏多阈值的触发器和CMOS锁存电路，以防止漏电流和/或数据丢失并减少半导体芯片中的实现区域。 正向时钟反相器（22,26）在睡眠模式期间具有低值，并且当非系统时钟中的执行时钟在第一逻辑状态期间具有第一逻辑状态时，通过反相输入级逻辑状态来施加输出级逻辑状态， 睡眠模式周期，并且仅包括低阈值晶体管。 逆时钟反相器（24,27）与正向时钟反相器形成循环锁存结构，并且当执行时钟具有第二逻辑状态时通过反相输入级逻辑状态来施加输出级逻辑状态，并且包括高阈值晶体管 。

公开(公告)号：KR100592749B1

公开(公告)日：2006-06-26

申请号：KR1020040094283

申请日：2004-11-17

Applicant: 한국전자통신연구원

Inventor： 조영균 ,  권성구 ,  노태문 ,  이대우 ,  김종대

IPC: H01L21/335

CPC classification number: H01L29/7835 ,  H01L21/823807 ,  H01L29/1054 ,  H01L29/66659

Abstract: 본 발명은 실리콘/실리콘 게르마늄 이종 구조를 가지는 고전압 전계효과 트랜지스터 및 그 제조 방법에 관한 것으로, 실리콘층, 이완된 실리콘 게르마늄 에피층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판 또는 웰이 형성된 실리콘층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판을 제조한다. 이종접합 구조를 갖는 소자는 전위 우물을 통한 전도 캐리어와 전자 및 홀의 이동도가 증가되어 온 저항이 감소되므로 포화 전류의 크기를 증가시킬 수 있으며, 수직 방향의 전기장의 크기를 감소시킬 수 있어 더욱 높은 항복전압을 유지할 수 있다. 또한, 이종접합을 통한 수직 방향의 전기장이 감소함에 따라 보다 큰 transconductance(Gm) 값을 얻을 수 있으므로 고온 전자 현상이 방지되고 소자의 신뢰성이 향상된다.
이종 구조, 이완층, 에피층, 온 저항, 전기장

公开(公告)号：KR100586177B1

公开(公告)日：2006-06-07

申请号：KR1020040015071

申请日：2004-03-05

Applicant: 한국전자통신연구원

Inventor： 권성구 ,  노태문 ,  유병곤 ,  김종대

IPC: H01L21/027

Abstract: 본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로, (a) 식각하고자 하는 대상층 상부에 제 1 식각 배리어층, 등방성 트리밍층 및 감광막을 형성하는 단계와, (b) 감광막을 패터닝하는 단계와, (c) 패터닝된 감광막을 마스크로 등방성 트리밍층을 비등방성 식각하고, 등방성 식각으로 소정의 선폭이 얻어질 때까지 식각하는 단계와, (d) 잔류한 감광막을 제거하고 패터닝된 상기 등방성 트리밍층을 식각 마스크로 제 1 식각 배리어층 및 대상층을 차례로 패터닝하는 반도체 소자의 패턴 형성방법을 제공한다.
반도체 소자 , 트리밍, 패턴, 감광막

公开(公告)号：KR1020060054991A

公开(公告)日：2006-05-23

申请号：KR1020040094283

申请日：2004-11-17

Applicant: 한국전자통신연구원

Inventor： 조영균 ,  권성구 ,  노태문 ,  이대우 ,  김종대

IPC: H01L21/335

CPC classification number: H01L29/7835 ,  H01L21/823807 ,  H01L29/1054 ,  H01L29/66659

Abstract: 본 발명은 실리콘/실리콘 게르마늄 이종 구조를 가지는 고전압 전계효과 트랜지스터 및 그 제조 방법에 관한 것으로, 실리콘층, 이완된 실리콘 게르마늄 에피층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판 또는 웰이 형성된 실리콘층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판을 제조한다. 이종접합 구조를 갖는 소자는 전위 우물을 통한 전도 캐리어와 전자 및 홀의 이동도가 증가되어 온 저항이 감소되므로 포화 전류의 크기를 증가시킬 수 있으며, 수직 방향의 전기장의 크기를 감소시킬 수 있어 더욱 높은 항복전압을 유지할 수 있다. 또한, 이종접합을 통한 수직 방향의 전기장이 감소함에 따라 보다 큰 transconductance(Gm) 값을 얻을 수 있으므로 고온 전자 현상이 방지되고 소자의 신뢰성이 향상된다.
이종 구조, 이완층, 에피층, 온 저항, 전기장

公开(公告)号：KR100578745B1

公开(公告)日：2006-05-12

申请号：KR1020040069589

申请日：2004-09-01

Applicant: 한국전자통신연구원

Inventor： 이대우 ,  노태문 ,  권성구 ,  박일용 ,  양일석 ,  유병곤 ,  김종대

IPC: H01L21/336 ,  H01L29/78

Abstract: 본 발명은 다중 게이트 모스(MOS) 트랜지스터 및 그 제조 방법에 관한 것으로, SOI(silicon on insulator) 기판을 이용하여 2개의 실리콘 핀(fin)이 수직으로 적층된 구조를 형성하고, 상부 실리콘 핀의 4측면과 하부 실리콘 핀의 3측면을 채널로 이용함으로써 채널 폭이 증가되어 소자의 전류구동력이 향상되고, 공정의 최적화 및 안정화를 통해 저전력 및 고성능의 나노급 반도체 집적회로(IC) 및 고집적 메모리 집적회로(IC)를 제작할 수 있다.
실리콘 핀, 다중 게이트, 채널 폭, 공핍, 전류구동력

公开(公告)号：KR100550519B1

公开(公告)日：2006-02-10

申请号：KR1020040107867

申请日：2004-12-17

Applicant: 한국전자통신연구원

Inventor： 권성구 ,  노태문 ,  김종대 ,  조영균

IPC: H01L21/336

Abstract: 본 발명은 반도체 소자의 제조방법에 관한 것으로, 스트레인드 실리콘 채널층과 도핑된 SiGe층이 적층되어 형성된 SOI 기판을 이용하여 SiGe와 스트레인드 실리콘 간의 높은 식각선택비를 이용하여 상대적으로 용이하게 완전공핍평 채널소자를 제조할 수 있을 뿐만 아니라, 접합저항과 용량의 감소를 비교적 단순한 공정으로 가능하게 하는 소오스/드레인 공정과, 고성능 소자에 필수적인 금속 게이트의 적용과 게이트 폭의 축소가 용이한 반도체 소자의 제조 방법을 제공한다.
반도체 소자, 스트레인드 실리콘, SOI, SiGe, MOS

Abstract translation: 本发明涉及一种制造半导体器件的方法，并且更具体地涉及一种制造半导体器件的方法，该半导体器件使用通过堆叠应变硅沟道层和掺杂SiGe层而形成的SOI衬底， 通过相对简单的工艺可以减小结电阻和电容的源极/漏极工艺以及可以应用于高性能器件所需的金属栅极的耗尽型沟道器件和半导体器件的制造， 及其制造方法。

公开(公告)号：KR1020050112471A

公开(公告)日：2005-11-30

申请号：KR1020040037571

申请日：2004-05-25

Applicant: 한국전자통신연구원

Inventor： 조영균 ,  권성구 ,  노태문 ,  이대우 ,  김종대

IPC: H01L21/336

CPC classification number: H01L29/785 ,  H01L29/66818

Abstract: 본 발명은 다중 게이트 모스 트랜지스터 및 그의 제조 방법에 관한 것으로, 단결정 실리콘 패턴의 형태와 실리콘의 결정 방향에 따른 열산화 속도 차이를 이용하여 유선(∩) 형태의 채널, 점차 증가하는 형태의 확장 영역 및 상승된 구조의 소스 및 드레인을 구현한다. 채널이 유선(∩) 형태로 형성됨으로써 전계의 집중으로 인한 소자의 신뢰성 저하가 방지되며, 채널의 상부와 양 측벽이 게이트 전극으로 둘러싸여지기 때문에 게이트 전압에 의한 전류 구동 능력이 우수해진다. 또한, 크기가 증가된 확장 영역으로 인해 전류 밀집 현상이 방지되며, 상승된 소스 드레인 구조에 의해 소스 및 드레인 직렬 저항이 감소되어 전류 구동 능력이 증대된다.

公开(公告)号：KR1020040045513A

公开(公告)日：2004-06-02

申请号：KR1020020073314

申请日：2002-11-23

Applicant: 한국전자통신연구원

Inventor： 권성구 ,  박일용 ,  유병곤 ,  김귀동 ,  김상기 ,  이대우 ,  양일석 ,  노태문 ,  김종대

IPC: H01J11/22 ,  H01J11/36 ,  H01J11/42 ,  H01J9/02

Abstract: PURPOSE: A PDP and a method for manufacturing the PDP are provided to achieve a low voltage and low power operation by lowering a plasma generating voltage and improve an effective cell efficiency and discharge response speed. CONSTITUTION: A plasma display panel comprises a first substrate, a second substrate(800), a barrier rib(700), a phosphor layer(850), an electron gun(900), and a discharge electrode. The second substrate is spaced apart from the first substrate and provides a space for discharge gas. The barrier rib defines cells between the first substrate and the second substrate. The phosphor layer is formed on the second substrate. The electron gun is formed on the first substrate and discharges the electrons for discharging the gas. The discharge electrode is formed on the rear surface of the first substrate and applies AC voltage for discharging.

Abstract translation: 目的：提供PDP和制造PDP的方法，通过降低等离子体产生电压并提高有效的电池效率和放电响应速度来实现低电压和低功率操作。 构成：等离子体显示面板包括第一基板，第二基板（800），隔壁（700），荧光体层（850），电子枪（900）和放电电极。 第二基板与第一基板间隔开并提供放电气体的空间。 隔壁限定了第一基板和第二基板之间的单元。 磷光体层形成在第二基板上。 电子枪形成在第一衬底上并排出用于排出气体的电子。 放电电极形成在第一基板的后表面上并施加用于放电的AC电压。

公开(公告)号：KR1020040043279A

公开(公告)日：2004-05-24

申请号：KR1020020071498

申请日：2002-11-18

Applicant: 한국전자통신연구원

Inventor： 박일용 ,  김상기 ,  유병곤 ,  김종대 ,  노태문 ,  이대우 ,  양일석

IPC: H01L29/78 ,  B82Y40/00

CPC classification number: H01L29/66621 ,  H01L21/2255 ,  H01L29/66553 ,  H01L29/7834

Abstract: PURPOSE: A short channel MOS(Metal Oxide Semiconductor) transistor and a manufacturing method thereof are provided to be capable of obtaining a nano-meter level channel region. CONSTITUTION: A MOS transistor is provided with a semiconductor substrate(1), an STI(Shallow Trench Isolation) region(19) formed at both sides of the semiconductor substrate, a source/drain region connected with the lateral portion of the STI region, and a plurality of spacers(43) spaced apart from each other for contacting each source/drain region. The MOS transistor further includes a polysilicon layer(42) filled between the spacers for being used as a gate electrode, a gate isolating layer(41) for enclosing the lower portion of the polysilicon layer, and a source/drain expansion region(48) connected with the neighboring source/drain region. At this time, the length of the polysilicon layer is controlled by controlling the interval between spacers.

Abstract translation: 目的：提供一种短沟道MOS（金属氧化物半导体）晶体管及其制造方法，以能够获得纳米级信道区域。 构成：MOS晶体管设置有半导体基板（1），形成在半导体基板的两侧的STI（浅沟槽隔离）区域，与STI区域的横向部分连接的源极/漏极区域， 以及彼此间隔开的用于接触每个源极/漏极区域的多个间隔物（43）。 MOS晶体管还包括填充在用于栅电极的间隔物之间​​的多晶硅层（42），用于封闭多晶硅层的下部的栅极隔离层（41）和源极/漏极扩展区域（48） 与相邻的源/漏区连接。 此时，通过控制间隔物之间​​的间隔来控制多晶硅层的长度。

公开(公告)号：KR1020040038507A

公开(公告)日：2004-05-08

申请号：KR1020020067479

申请日：2002-11-01

Applicant: 한국전자통신연구원

Inventor： 김상기 ,  이대우 ,  노태문 ,  양일석 ,  박일용 ,  유병곤 ,  김종대

IPC: H01L27/12

CPC classification number: H01L21/76289 ,  H01L21/84 ,  H01L23/367 ,  H01L27/1203 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A semiconductor device with a heat sink structure using an SOI(silicon-on-insulator) substrate is provided to eliminate the necessity of an additional fan or heat sink by exhausting the heat generated from a semiconductor device to the outside more rapidly. CONSTITUTION: The SOI substrate(20) is a stack structure composed of a lower silicon substrate(21), a buried insulation layer(22) and an upper silicon layer(23). An integrated circuit(IC) is embodied in the upper silicon layer of the SOI substrate. A tunnel region is formed between the lower silicon substrate and the upper silicon layer under the integrated circuit.

Abstract translation: 目的：提供一种使用SOI（绝缘体上硅）衬底的散热器结构的半导体器件，以更快地将半导体器件产生的热量排出到外部，从而消除额外的风扇或散热器的必要性。 构成：SOI衬底（20）是由下硅衬底（21），掩埋绝缘层（22）和上硅层（23）构成的堆叠结构。 集成电路（IC）体现在SOI衬底的上硅层中。 在集成电路之下的下硅衬底和上硅层之间形成隧道区域。