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    분기구조를 갖는 대칭형 인덕터 및 그 제조 방법
    21.
    发明授权
    분기구조를 갖는 대칭형 인덕터 및 그 제조 방법 失效
    具有分支型结构的对称电感器及其制造方法

    公开(公告)号：KR100849428B1

    公开(公告)日：2008-07-30

    申请号：KR1020070046872

    申请日：2007-05-15

    Applicant: 한국전자통신연구원

    Inventor： 배현철 ,  김상훈 ,  이자열 ,  이상흥

    IPC: H01F27/00

    Abstract: 본 발명은 분기 구조를 갖는 대칭형 인덕터 및 그 제조방법에 관한 것이다. 본 대칭형 인덕터는 기판 상에 형성되며 나선형 구조로 입력부와 출력부가 중심축에 대해 상호 대칭을 이루도록 형성된 제1 금속 배선; 상기 제1 금속 배선과 평행하게 상기 제1 금속 배선 상에 배치되며 나선 형태의 제2 금속 배선; 및 상기 제1 금속 배선과 상기 제2 금속 배선을 전기적으로 연결하는 비아(via)를 포함한다.
    이에 따라, 우수한 충실도(Q factor)를 발생시키면서 위상 잡음 특성을 개선할 수 있으며, 입력부 및 출력부의 소신호 특성을 향상시켜 더욱 우수한 충실도(Q)를 발생시키고, 최대 충실도(Q)가 발생하는 주파수를 임의의 대역으로 조정할 수 있다.
    분기 구조를 갖는 대칭형 인덕터, 인덕턴스, 충실도(Q Factor)

    게르마늄 반도체 소자 및 그 제조방법
    22.
    发明授权
    게르마늄 반도체 소자 및 그 제조방법 失效
    德国半导体器件及其制造方法

    公开(公告)号：KR100817217B1

    公开(公告)日：2008-03-27

    申请号：KR1020070020057

    申请日：2007-02-28

    Applicant: 한국전자통신연구원

    Inventor： 김상훈 ,  배현철 ,  이상흥

    IPC: H01L29/78 ,  H01L21/336

    CPC classification number: H01L29/66628 ,  H01L29/0847 ,  H01L29/665 ,  H01L29/7848

    Abstract: A germanium semiconductor device is provided to form a source/drain with a shallow junction depth by growing a silicon-germanium layer including impurities of an increased high density on a source/drain region while performing a delta doping process on the source/drain region and by forming the source/drain region by a heat treatment. A shallow trench is formed on a substrate(11) to form an isolation layer(12). After a silicon-nitride layer is formed on the substrate, the silicon-nitride layer is selectively etched to expose a source/drain formation region. A heat treatment is performed on the substrate in a high-temperature hydrogen atmosphere in a CVD apparatus. A delta doping process is performed on the upper portion of the exposed source/drain formation region so that impurities are deposited on the substrate to form a delta doping layer. An impurity-containing silicon-germanium layer(32) is selectively grown on the delta doping layer. A heat treatment process is performed on the substrate to form a source/drain region(41) by a diffusion of the impurities. An insulation layer is deposited on the front surface of the substrate. The insulation layer is etched to form a source/drain contact part to come in contact with a source/drain terminal. Metal is deposited on the insulation layer having the source/drain contact part to form metal-silicide. A source/drain terminal(62) is formed to come in contact with the silicide.

    Abstract translation: 提供锗半导体器件以通过在源极/漏极区域上进行δ掺杂处理而在源极/漏极区域上生长包括增加的高密度杂质的硅 - 锗层来形成具有浅结深度的源极/漏极，同时 通过热处理形成源极/漏极区域。 在衬底（11）上形成浅沟槽以形成隔离层（12）。 在衬底上形成氮化硅层之后，选择性地蚀刻氮化硅层以暴露源极/漏极形成区域。 在CVD装置中，在高温氢气氛中对基板进行热处理。 在暴露的源极/漏极形成区域的上部进行Δ掺杂工艺，使得杂质沉积在衬底上以形成δ掺杂层。 选择性地在δ掺杂层上生长含杂质的硅 - 锗层（32）。 在衬底上进行热处理工艺，以通过杂质的扩散形成源/漏区（41）。 绝缘层沉积在基板的前表面上。 蚀刻绝缘层以形成源极/漏极接触部分以与源极/漏极端子接触。 金属沉积在具有源极/漏极接触部分的绝缘层上以形成金属硅化物。 源极/漏极端子（62）形成为与硅化物接触。

    집적형 인덕터 및 그 제조방법
    23.
    发明公开
    집적형 인덕터 및 그 제조방법 失效
    集成电感器及其制造方法

    公开(公告)号：KR1020060067082A

    公开(公告)日：2006-06-19

    申请号：KR1020050028368

    申请日：2005-04-06

    Applicant: 한국전자통신연구원

    Inventor： 배현철 ,  서동우 ,  강진영

    IPC: H01L27/04 ,  H01L27/02

    CPC classification number: H01L28/10 ,  H01L23/5227

    Abstract: 본 발명은 집적형 인덕터 및 그 제조방법에 관한 것으로, 기판, 산화막 및 활성층이 적층되어 형성되는 SOI 웨이퍼와, 상기 SOI 웨이퍼 상부의 소정영역에 형성되는 제1 금속배선과, 상기 제1 금속배선과 전기적으로 연결되는 제2 금속배선과, 상기 제1 및 제2 금속배선이 일정간격으로 이격되도록 그 사이의 영역에 형성되는 제1 층간절연막을 포함함으로써, 충실도(Quality factor; Q)를 향상시키고, 최대 충실도(Q)가 발생하는 주파수를 임의의 대역으로 조정할 수 있을 뿐만 아니라 기판으로의 누설전류를 방지하고 인덕터 내부의 발열을 억제할 수 있는 효과가 있다.
    집적형 인덕터, SOI, 제1 및 2 금속배선, 층간절연막, 인덕턴스, 캐패시턴스, 충실도, 비아 홀

    적층형 반도체 모듈
    25.
    发明授权
    적층형 반도체 모듈 有权

    公开(公告)号：KR101923727B1

    公开(公告)日：2018-11-29

    申请号：KR1020120055169

    申请日：2012-05-24

    Applicant: 한국전자통신연구원

    Inventor： 최광성 ,  엄용성 ,  배현철

    IPC: H01L25/07 ,  H01L23/48 ,  H01L23/00

    Abstract: 본발명은복수개의로직칩을적층구조로형성하고, 복수의로직칩은제일하단의로직칩상에함께적층된복수의메모리칩을 SPI(Serial Peripheral Interface) 방식과같은인터페이스를통해선택적으로제어하는적층형반도체모듈에관한것으로, 본발명에따른적층형반도체모듈은, 제1 로직칩; 상기제1 로직칩보다면적이작고, 상기제1 로직칩 상에적층되는제2 로직칩; 상기제1 로직칩 상에적층된복수의메모리칩; 상기제1 로직칩 상이면서, 상기복수의메모리칩과상기제2 로직칩 아래에마련되고, 재배선경로가형성되어있는재배선층을포함하는것을특징으로한다.

    열전 소자
    26.
    发明公开
    열전 소자 审中-实审
    热电模块

    公开(公告)号：KR1020160056370A

    公开(公告)日：2016-05-20

    申请号：KR1020140155505

    申请日：2014-11-10

    Applicant: 한국전자통신연구원

    Inventor： 배현철 ,  엄용성

    IPC: H01L35/20 ,  H01L35/04 ,  H01L35/34

    CPC classification number: H01L35/08 ,  H01L35/02 ,  H01L35/20 ,  H01L35/32

    Abstract: 본발명의일 실시예에따른열전소자는제 1 기판이제공되고, 상기제 1 기판상에제 1 전극및 제 2 전극이제공되고, 상기제 1 전극상에제 1 레그가제공되고, 상기제 2 전극상에제 2 레그가제공되고, 상기제 1 및제 2 레그들상에제 3 전극가제공되고, 상기제 3 전극상에제 2 기판이제공되고, 상기제 1 기판과상기제 1 및제 2 전극들사이제 1 접착부재가제공되고, 상기레그들과상기전극들사이제 2 접착부재가제공되고, 상기제 3 전극과상기제 2 기판사이제 3 접착부재가제공된다. 상기제 1 내지제 3 접착부재들중 적어도하나는 HCP를포함하는제 1 솔더를포함한다. 접착부재로제 1 솔더를사용함으로써열처리과정에서의안정성과열전소자의열적구동범위를늘릴수 있다. 접착부재로제 1 솔더를사용함으로써전도성과접착성을향상시킬수 있다.

    Abstract translation: 在根据本发明实施例的热电模块中，提供第一基板; 第一电极和第二电极设置在第一基板上; 在第一电极上设置第一支脚; 第二腿设置在第二电极上; 第三电极设置在第一和第二支腿上; 第二基板设置在第三电极上; 第一粘合构件设置在第一基板和第一电极之间以及第一基板和第二电极之间; 第二粘合构件设置在腿和电极之间; 并且第三粘合构件设置在第三电极和第二基板之间。 第一至第三粘合剂构件中的至少一个包括具有HCP的第一焊料。 通过使用第一焊料作为粘合部件，可以提高热电模块的热处理工序和热操作范围的稳定性，能够提高导电性和粘接性。

    적층 모듈의 전자기 간섭 차폐 방법
    27.
    发明公开
    적층 모듈의 전자기 간섭 차폐 방법 审中-实审
    屏蔽模块电磁干扰的方法

    公开(公告)号：KR1020150083628A

    公开(公告)日：2015-07-20

    申请号：KR1020140003400

    申请日：2014-01-10

    Applicant: 한국전자통신연구원

    Inventor： 최광성 ,  배현철 ,  엄용성 ,  이학선

    IPC: H01L23/08

    CPC classification number: H01L23/552 ,  H01L23/66

    Abstract: 본발명은적층모듈용전자기간섭차폐방법에관한것이다. 본발명의적층모듈용전자기간섭차폐방법은복수개의디바이스들을적층하는단계, 및적층된복수의디바이스들중에서제 1 디바이스와제 2 디바이스사이에실리콘기판을삽입하는단계를포함하고, 실리콘기판의비저항은잡음을차폐할수 있는값을갖는것을특징으로한다.

    Abstract translation: 本发明涉及屏蔽层叠模块的电磁干扰的方法。 根据本发明的用于屏蔽用于堆叠模块的电磁干扰的方法包括以下步骤：在累积的装置中累积多个装置并将硅衬底插入第一装置和第二装置之间。 硅衬底的非电阻具有屏蔽噪声的值。

    ＤＢＣ 기판 및 전력 반도체 모듈
    28.
    发明公开
    ＤＢＣ 기판 및 전력 반도체 모듈 无效
    直接键合铜基板和功率半导体模块

    公开(公告)号：KR1020130139011A

    公开(公告)日：2013-12-20

    申请号：KR1020120062663

    申请日：2012-06-12

    Applicant: 한국전자통신연구원

    Inventor： 배현철

    IPC: H01L23/34 ,  H01L23/12

    CPC classification number: H01L23/481 ,  H01L23/15 ,  H01L23/3735 ,  H01L23/49811 ,  H01L23/49827 ,  H01L23/49833 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2924/1305 ,  H01L2924/13055 ,  H01L2924/00014 ,  H01L2924/00

    Abstract: The present invention relates to a direct bonded copper (DBC) substrate and a power semiconductor module, in which thermal reliability is improved by directly forming via on the substrate of a semiconductor device used as a power device, such as a silicon device, a silicon carbide device, and a gallium nitride device. The DBC substrate and the power semiconductor module comprise a ceramic basic material where the via is formed; a DBC substrate wherein a lower copper layer is combined to the lower surface of the ceramic basic material and an upper copper layer is combined to the upper surface of the ceramic basic material; a power semiconductor device stacked at the upper copper layer of the DBC substrate; and a heat emitting device combined at the lower copper layer of the DBC substrate and emitting the heat, which is generated by the driving of the power semiconductor device, through the via.

    Abstract translation: 本发明涉及一种直接键合铜（DBC）基板和功率半导体模块，其中通过在用作诸如硅器件的硅器件​​，硅器件等的功率器件的半导体器件的基板上直接形成通孔来提高热可靠性 碳化物器件和氮化镓器件。 DBC基板和功率半导体模块包括形成通孔的陶瓷基体材料; DBC基板，其中下部铜层与陶瓷基材的下表面结合，上部铜层与陶瓷基材的上表面结合， 堆叠在DBC基板的上铜层的功率半导体器件; 以及组合在DBC基板的下铜层并通过通孔驱动功率半导体装置产生的热量的发热装置。

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