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公开(公告)号：KR1020080050885A
公开(公告)日：2008-06-10
申请号：KR1020060121756
申请日：2006-12-04
Applicant: 한국전자통신연구원
IPC: H03M1/44
Abstract: A multi-bit pipeline analog-to-digital converter changing an operation mode is provided to minimize a power consumption of the ADC by changing the operation mode of the ADC according to a required resolution and an operation frequency. A multi-bit pipeline analog-to-digital converter includes an SHA(10), n+1 B-bit flash ADCs(Analog Digital Converters)(20), n B-bit MDACs(30), and a mode control circuit(50). The SHA(Sampling and Holding Apparatus) samples and holds an input analog voltage. The B-bit flash ADCs receive analog signals, convert the received signals to a digital signal, and output the result. The B-bit MDACs(Multiplying Digital to Analog Converters) convert a difference between the digital signal from the B-bit flash ADC and a previous output signal to an analog signal, and output the result. The mode control circuit generates an n-bit control signal for controlling the flash ADC and the MDAC according to a resolution and an operation frequency.
Abstract translation: 提供改变操作模式的多位流水线模数转换器，以通过根据所需分辨率和操作频率改变ADC的操作模式来最小化ADC的功耗。 多位流水线模数转换器包括SHA（10），n + 1个B位闪存ADC（模拟数字转换器）（20），n个B位MDAC（30）和模式控制电路 50）。 SHA（采样和保持设备）采样并保持输入模拟电压。 B位闪存ADC接收模拟信号，将接收的信号转换为数字信号，并输出结果。 B位MDAC（乘法数字到模拟转换器）将来自B位闪存ADC的数字信号与先前的输出信号之间的差值转换为模拟信号，并输出结果。 模式控制电路根据分辨率和操作频率产生用于控制闪存ADC和MDAC的n位控制信号。
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公开(公告)号：KR1020060065002A
公开(公告)日：2006-06-14
申请号：KR1020040103705
申请日：2004-12-09
Applicant: 한국전자통신연구원
CPC classification number: H03M1/0863 , H03K17/04106 , H03M1/742
Abstract: 본 발명은 전류셀(current cell) 및 그를 이용한 디지털-아날로그 변환기(Digital-to-Analog Converter)에 관한 것으로, 전류원, 제 1 신호에 따라 상기 전류원으로부터 제공되는 전류를 제 1 출력노드로 전달하는 제 1 트랜지스터, 제 2 신호에 따라 상기 전류원으로부터 제공되는 전류를 제 2 출력노드로 전달하는 제 2 트랜지스터, 상기 제 1 트랜지스터의 게이트 및 상기 제 2 출력노드 간에 접속된 제 1 캐패시터, 상기 제 2 트랜지스터의 게이트 및 상기 제 1 출력노드 간에 접속된 제 2 캐패시터로 구성된 전류셀을 이용하여 전류구동방식 디지털-아날로그 변환기를 구성함으로써 기존의 전류구동방식 디지털-아날로그 변환기에 비해 동적성능(dynamic performance)이 향상된다.
전류스위치, 글리치, 디지털-아날로그 변환기, 동적성능-
公开(公告)号：KR100457175B1
公开(公告)日：2004-11-16
申请号：KR1020020079924
申请日：2002-12-14
Applicant: 한국전자통신연구원
IPC: H04L27/26
CPC classification number: H04L27/365 , H03C3/40
Abstract: There is provided a quadrature modulation transmitter which is capable of solving several problems of the conventional transmitter while performing the same function as the heterodyne transmitter or the digital IF transmitter, in which a circuit structure is simplified and a power consumption is reduced compared with the conventional transmitter. The quadrature modulation transmitter includes: a digital processing block for receiving an I-channel data, a Q-channel data and a clock signal, modulating the I-channel data or an inverted I-channel data into a first analog signal by means of an I-channel DAC according to a switching of an I-clock signal identical to the clock signal, and modulating the Q-channel data and an inverted Q-channel data into a second analog signal by means of a Q-channel DAC according to a switching of a Q-clock signal, the Q-clock signal being an inverted clock signal; and an analog processing block for receiving the first and second analog signals from the digital processing block, adding the first and second analog signals, converting the added signal into an RF domain signal through a mixing operation, and amplifying and transmitting the RF domain signal.
Abstract translation: 提供了一种正交调制发送器，其能够解决常规发送器的若干问题，同时执行与外差发送器或数字中频发送器相同的功能，其中电路结构被简化并且功耗比常规的 发射机。 该正交调制发射机包括：数字处理块，用于接收I信道数据，Q信道数据和时钟信号，借助于一个调制器将I信道数据或反相的I信道数据调制成第一模拟信号 根据与时钟信号相同的I时钟信号的切换，将Q信道数据和反相Q信道数据通过Q信道DAC调制为第二模拟信号， 切换Q时钟信号，所述Q时钟信号是反相时钟信号; 以及模拟处理模块，用于接收来自数字处理模块的第一模拟信号和第二模拟信号，添加第一模拟信号和第二模拟信号，通过混合操作将所添加的信号转换为RF域信号，以及放大并发送RF域信号。
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Patent Agency Ranking
公开(公告)号：KR100429077B1
公开(公告)日：2004-04-29
申请号：KR1020010071309
申请日：2001-11-16
Applicant: 한국전자통신연구원
IPC: H03M1/66
CPC classification number: H03K17/102 , H03K17/04106 , H03M1/742
Abstract: The present invention relates to a current cell driving circuit in a digital-to-analog converter. The current cell driving circuit limits the potential of differential control signals to a given potential level by means of a voltage limiter using a parasitic capacitance of a transistor. Therefore, the present invention can effectively limit the potential of differential control signals DP and DN without compromising the power consumption and the circuit area and also can minimize the transfer time.
Abstract translation: 本发明涉及数模转换器中的电流单元驱动电路。 电流单元驱动电路借助于使用晶体管的寄生电容的电压限制器将差分控制信号的电位限制到给定的电位电平。 因此，本发明可以有效地限制差分控制信号DP和DN的潜力，而不损害功耗和电路面积，并且还可以使传输时间最小化。
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公开(公告)号：KR1020080051676A
公开(公告)日：2008-06-11
申请号：KR1020060123205
申请日：2006-12-06
Applicant: 한국전자통신연구원
IPC: H03M1/12
CPC classification number: H03M1/0678 , H03M1/162
Abstract: An algorithmic analog-to-digital converter is provided to minimize linearity restriction derived from a capacitor mismatch by adding two digital signals outputted through two different capacitors when one analog signal is inputted. An algorithmic analog-to-digital converter includes an SHA(Sample-and-Hold Amplifier)(10) sampling and holding an inputted analog voltage. Two flash ADCs(30) converts one inputted analog signal to two digital signals(n1,n2) through two different capacitor and outputs two digital signals. One MDAC(Multiplying Digital-to-Analog Converter)(50) amplifies a difference between an outputted voltage of the SHA and a reference voltage through two different capacitor according to the digital signal outputted from the flash ADC and outputs to the flash ADC again. A continuous multi-phase clock generating circuit(60) differentially outputs an operation clock frequency according to a required resolution.
Abstract translation: 提供了一种算法模数转换器，通过在输入一个模拟信号时，通过增加通过两个不同电容器输出的两个数字信号来最小化从电容器失配导致的线性限制。 算法模数转换器包括采样和保持输入的模拟电压的SHA（采样保持放大器）（10）。 两个闪存ADC（30）通过两个不同的电容将一个输入的模拟信号转换为两个数字信号（n1，n2），并输出两个数字信号。 一个MDAC（乘法数模转换器）（50）根据从闪存ADC输出的数字信号，通过两个不同的电容放大SHA的输出电压和参考电压之间的差值，并再次输出到闪存ADC。 连续多相时钟发生电路（60）根据所需的分辨率差分地输出工作时钟频率。
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公开(公告)号：KR1020070060286A
公开(公告)日：2007-06-13
申请号：KR1020050119513
申请日：2005-12-08
Applicant: 한국전자통신연구원
CPC classification number: G11C27/026 , H03F3/005 , H03F3/70 , H03F2200/297
Abstract: A multiplying track-and-hold amplifier is provided to maximize efficiency of a signal process by using a compensation capacitor of a two-step amplifier as a hold capacitor. A multiplying track-and-hold amplifier processes two different signals for one period. The track-and-hold amplifier maintains a previous signal for a phase Phi1 and outputs a new input signal at a phase Phi2. Switches(SW1,SW1B) and sampling switches(SW3,SW3B) are switched on. Voltages(Vcp,Vcn) are sampled in Cs and CSB. Tracking switches(SW4,SW4B) and switches(SW6,SW6B) connected to an output terminal are switched off. A voltage of the output terminal maintains the last voltage of the phase Phi2. Amplifiers(A2,Cc,CCB) maintain an output function. The voltages(Vcn,Vcp) are applied to Cs and CSB through input switches(SW2,SW2B) at the phase Phi2.
Abstract translation: 提供乘法跟踪和保持放大器，以通过使用两级放大器的补偿电容器作为保持电容器来最大化信号处理的效率。 乘法跟踪和保持放大器在一个周期内处理两个不同的信号。 跟踪和保持放大器维持相位Phi1的先前信号，并以相位Phi2输出新的输入信号。 开关（SW1，SW1B）和采样开关（SW3，SW3B）接通。 电压（Vcp，Vcn）在Cs和CSB中采样。 连接到输出端子的跟踪开关（SW4，SW4B）和开关（SW6，SW6B）关闭。 输出端子的电压维持相位Phi2的最后电压。 放大器（A2，Cc，CCB）保持输出功能。 电压（Vcn，Vcp）通过相位Phi2的输入开关（SW2，SW2B）施加到Cs和CSB。
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公开(公告)号：KR1020050066929A
公开(公告)日：2005-06-30
申请号：KR1020040011197
申请日：2004-02-20
Applicant: 한국전자통신연구원
IPC: H03M1/14
CPC classification number: H03M1/141 , H03M1/0607 , H03M2201/61 , H03M2201/76
Abstract: 본 발명은 아날로그-디지털 변환기에 관한 발명이다. 특히, 파이프라인 폴딩 구조의 아날로그-디지털 변환기에 관한 발명이다.
본 발명에 의한 파이프라인 폴딩 구조의 아날로그-디지털 변환기는 아날로그 입력 전압을 샘플링하여 출력하는 제 1 샘플-앤드-홀드부, 기준전압들을 발생시키는 기준전압 발생기, 상기 제 1 샘플-앤드-홀드부의 출력에 각 기준전압을 뺀 값들을 증폭하여 출력하되, 증폭기의 비대칭성으로 인한 오프셋의 영향을 제거한 선행 증폭기, 상기 선행 증폭기의 출력을 폴딩하여 출력하는 제 1 폴더, 상기 제 1 폴더의 출력을 샘플링하여 출력하는 제 2 샘플-앤드-홀드부, 상기 제 2 샘플-앤드-홀드부의 출력을 폴딩하여 출력하는 제 2 폴더, 및 상기 선행 증폭기의 출력 및 상기 제 2 폴더의 출력값을 비교 연산하여 디지털 출력값을 구하는 비교기를 포함한다.
본 발명에 의한 파이프라인 폴딩 구조의 아날로그-디지털 변환기는 특히 소자의 부정합으로 의하여 발생하는 오프셋을 제거함으로써, 고해상도의 아날로그-디지털 변환기를 구현할 수 있다는 장점이 있다.-
公开(公告)号：KR1020050048180A
公开(公告)日：2005-05-24
申请号：KR1020030082033
申请日：2003-11-19
Applicant: 한국전자통신연구원
IPC: H02M7/21
Abstract: 본 발명은 자동이득 제어기(AGC, automatic gain controller) 등에서 신호의 진폭을 검출하기 위한 회로로써 입력 신호의 AC성분의 크기에 비례하는 DC 값을 출력하는 회로이다. 제안하는 회로에서는 입력신호와 동일한 주파수를 갖는 신호를 입력신호와 혼합하여 DC 성분을 추출함으로써 빠른 동작 속도와 함께 넓은 범위의 신호 크기를 정확하게 검출할 수 있다.
제안하는 신호 진폭 검출 방법은 기본적인 신호 합성 이론에 근거하고 있다. 즉 일정 주파수를 갖는 신호를 자기 자신 혹은 자기 자신과 동일한 주파수를 갖는 구형파를 곱한 후 저대역 필터를 통과시키면 신호의 크기에 비례하는 DC 성분을 추출할 수 있다. 이러한 방법으로 기존의 다이오드를 사용한 정류기를 대치함으로써 회로의 동작속도와 신호 검출의 정확도 향상이 가능하다.
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