公开(公告)号：KR1020070036355A

公开(公告)日：2007-04-03

申请号：KR1020050091288

申请日：2005-09-29

Applicant: 한국전자통신연구원

Inventor： 유한영 ,  백인복 ,  안창근 ,  임기주 ,  양종헌 ,  피웅환 ,  유민기 ,  박찬우 ,  최성율 ,  이성재

IPC: B82B3/00 ,  H01L21/336

CPC classification number: H01L51/105 ,  B82Y10/00 ,  H01L51/0023 ,  H01L51/0595

Abstract: 본 발명은 수 나노미터(nm) 이하의 폭을 갖는 나노갭(nano-gap)을 사이에 두고 두 개의 전극이 접해 있는 나노갭 전극소자의 제작 방법에 관한 것으로, 서로 다른 식각비를 갖는 반도체층들을 이용하여 공기중에 부양된 구조의 나노 구조물을 형성하고, 반도체층으로부터 나노 구조물까지의 높이, 나노 구조물의 폭 및 금속의 증착 각도를 조절하여 나노갭을 형성한다. 나노갭의 위치와 폭을 용이하게 조절할 수 있고 반복되는 구조를 갖는 어레이 형태의 나노갭을 동시에 형성할 수 있다.
나노 구조물, 증착 각도, 나노갭, 전극소자, 어레이

公开(公告)号：KR1020060064456A

公开(公告)日：2006-06-13

申请号：KR1020050034911

申请日：2005-04-27

Applicant: 한국전자통신연구원

Inventor： 양종헌 ,  백인복 ,  임기주 ,  안창근 ,  조원주 ,  이성재

IPC: H01L27/115

CPC classification number: H01L21/28185 ,  B82Y10/00 ,  G11C16/0466 ,  H01L21/265 ,  H01L21/28282 ,  H01L29/7881 ,  H01L29/792 ,  H01L21/823437

Abstract: 이동 전하를 이용한 비휘발성 메모리 소자 및 그 제조 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 게이트 유전막을 형성하는 단계, 상기 게이트 유전막 상에 소스 플라즈마(source plasma)를 도입하여 상기 플라스마 내의 이온을 상기 게이트 유전막 내로 플라즈마 도핑(doping)시켜 상기 게이트 유전막 내에 이동 이온 전하들을 분포시키는 단계, 상기 게이트 유전막 상에 문턱 전압의 조절을 위해 상기 이동 이온 전하들의 상기 게이트 유전막 내의 분포를 제어하는 제어 전압이 인가될 게이트를 형성하는 단계, 및 상기 게이트에 인근하는 상기 반도체 기판 부분에 소스/드레인 영역들을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법을 제시한다.
MOSFET, 비휘발성 메모리, 이동 전하, 플라즈마 도핑, 게이트 유전막

公开(公告)号：KR100574297B1

公开(公告)日：2006-04-27

申请号：KR1020040077206

申请日：2004-09-24

Applicant: 한국전자통신연구원

Inventor： 조원주 ,  안창근 ,  임기주 ,  양종헌 ,  백인복 ,  이성재

IPC: H01L21/336 ,  H01L21/31 ,  H01L21/22 ,  H01L21/28

CPC classification number: H01L29/7835 ,  H01L29/41783 ,  H01L29/517 ,  H01L29/518 ,  H01L29/665 ,  H01L29/66659 ,  H01L29/7834

Abstract: 본 발명은 전계효과 트랜지스터 및 그 제조 방법에 관한 것으로, 측벽 스페이서(sidewall spacer) 형성 기술을 이용하고 박막의 증착 두께 조절을 통해 초미세 채널 길이를 가지는 전계효과 트랜지스터를 형성한다. 본 발명의 전계효과 트랜지스터는 소스와 드레인의 접합 깊이가 얕고, 소스와 게이트 그리고 드레인과 게이트의 중첩이 방지되어 기생저항이 낮다. 또한, 게이트 전계가 드레인 확장영역에 쉽게 유기되기 때문에 드레인측 채널에서의 캐리어 농도가 효과적으로 제어되며, 특히 드레인 확장영역이 소스 접합보다 얕게 형성되기 때문에 단채널 특성이 우수하다.
트랜지스터, 스페이서, 소스, 드레인, 확장영역, 기생저항

公开(公告)号：KR1020050059633A

公开(公告)日：2005-06-21

申请号：KR1020030091335

申请日：2003-12-15

Applicant: 한국전자통신연구원

Inventor： 오지훈 ,  양종헌 ,  임기주 ,  안창근 ,  조원주 ,  이성재

IPC: H01L21/335

Abstract: SOI 기판을 이용한 극소 채널의 SOI 모스펫(MOSFET) 소자의 제조방법을 제공한다. 본 발명은 HSQ(hydrogen silsesquioxane)막의 리플로우(reflow) 공정을 이용하여 엘리베이티드 소스/드레인(ESD, elevated source/drain)을 형성하고, 저유전율의 절연막을 층간 절연막으로 형성한다. 이에 따라, 본 발명은 저저항의 소스/드레인 및 저유전율의 층간 절연막과 매우 얇은 두께의 실리콘 채널층을 갖는 SOI 기판을 사용함으로 단채널 효과를 억제할 수 있고 구동 능력이 향상되고 RC 지연 시간이 향상된 저전력 및 고속 동작의 SOI 모스펫 소자를 제조할 수 있다.

公开(公告)号：KR100737379B1

公开(公告)日：2007-07-09

申请号：KR1020060044688

申请日：2006-05-18

Applicant: 한국전자통신연구원

Inventor： 임기주 ,  이성재 ,  양종헌 ,  안창근 ,  백인복

IPC: H01L21/3105

Abstract: 본 발명은 기판 표면뿐만 아니라 기판 자체에도 단차가 있는 반도체 기판의 단차를 제거하기 위한 반도체 기판의 평탄화 방법에 관한 것으로,
표면에 하나 이상의 단차가 있는 반도체 기판을 준비하는 단계와, 상기 반도체 기판의 상부에 자기 정렬 마스크(self aligned hard mask)를 형성하는 단계와, 상기 자기 정렬 마스크를 통해 노출된 단차를 식각 공정을 통해 제거하는 단계와, 상기 식각 공정 후 상기 자기 정렬 마스크를 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면 기판 자체에 단차가 있는 경우나 국부적인 영역에 대해 평탄화가 필요한 경우와 같이 기존의 CMP 공정으로는 평탄화가 불가능한 경우에도 공정이 가능하다.
화학 기계적 연마, CMP, 자기 정렬 마스크,self aligned hard mask, HSQ, RIE, 단차, 평탄화

公开(公告)号：KR100714924B1

公开(公告)日：2007-05-07

申请号：KR1020050091288

申请日：2005-09-29

Applicant: 한국전자통신연구원

Inventor： 유한영 ,  백인복 ,  안창근 ,  임기주 ,  양종헌 ,  피웅환 ,  유민기 ,  박찬우 ,  최성율 ,  이성재

IPC: B82B3/00 ,  H01L21/336

CPC classification number: H01L51/105 ,  B82Y10/00 ,  H01L51/0023 ,  H01L51/0595

Abstract: 본 발명은 수 나노미터(nm) 이하의 폭을 갖는 나노갭(nano-gap)을 사이에 두고 두 개의 전극이 접해 있는 나노갭 전극소자의 제작 방법에 관한 것으로, 서로 다른 식각비를 갖는 반도체층들을 이용하여 공기중에 부양된 구조의 나노 구조물을 형성하고, 반도체층으로부터 나노 구조물까지의 높이, 나노 구조물의 폭 및 금속의 증착 각도를 조절하여 나노갭을 형성한다. 나노갭의 위치와 폭을 용이하게 조절할 수 있고 반복되는 구조를 갖는 어레이 형태의 나노갭을 동시에 형성할 수 있다.
나노 구조물, 증착 각도, 나노갭, 전극소자, 어레이

公开(公告)号：KR100639971B1

公开(公告)日：2006-11-01

申请号：KR1020040108155

申请日：2004-12-17

Applicant: 한국전자통신연구원

Inventor： 안창근 ,  조원주 ,  임기주 ,  양종헌 ,  백인복 ,  이성재 ,  백성권

IPC: H01L29/78

CPC classification number: H01L29/66772 ,  H01L29/66636 ,  H01L29/78618

Abstract: 본 발명의 초박막의 에스오아이 모스 트랜지스터(SOI MOSFET)는, 반도체기판과, 반도체기판 위에서 중앙부를 제외한 나머지 부분이 리세스된 매몰절연막과, 리세스된 매몰절연막 위에 배치되는 초박막의 단결정실리콘막패턴과, 초박막의 단결정실리콘막패턴 위에서 게이트절연막패턴 및 게이트도전막패턴이 순차적으로 적층되어 구성되는 게이트스택과, 게이트스택 측벽에 배치되는 게이트스페이서막과, 그리고 리세스된 매몰절연막 위에 배치되어 초박막의 단결정실리콘막의 하부면 중에서 리세스된 매몰절연막의 중앙부와 중첩되지 않는 하부면과 중첩되는 리세스된 소스/드레인영역을 구비한다.

公开(公告)号：KR1020060069064A

公开(公告)日：2006-06-21

申请号：KR1020040108155

申请日：2004-12-17

Applicant: 한국전자통신연구원

Inventor： 안창근 ,  조원주 ,  임기주 ,  양종헌 ,  백인복 ,  이성재 ,  백성권

IPC: H01L29/78

CPC classification number: H01L29/66772 ,  H01L29/66636 ,  H01L29/78618 ,  H01L29/7824

Abstract: 본 발명의 초박막의 에스오아이 모스 트랜지스터(SOI MOSFET)는, 반도체기판과, 반도체기판 위에서 중앙부를 제외한 나머지 부분이 리세스된 매몰절연막과, 리세스된 매몰절연막 위에 배치되는 초박막의 단결정실리콘막패턴과, 초박막의 단결정실리콘막패턴 위에서 게이트절연막패턴 및 게이트도전막패턴이 순차적으로 적층되어 구성되는 게이트스택과, 게이트스택 측벽에 배치되는 게이트스페이서막과, 그리고 리세스된 매몰절연막 위에 배치되어 초박막의 단결정실리콘막의 하부면 중에서 리세스된 매몰절연막의 중앙부와 중첩되지 않는 하부면과 중첩되는 리세스된 소스/드레인영역을 구비한다.

公开(公告)号：KR1020050065905A

公开(公告)日：2005-06-30

申请号：KR1020030097068

申请日：2003-12-26

Applicant: 한국전자통신연구원

Inventor： 양종헌 ,  오지훈 ,  임기주 ,  안창근 ,  조원주 ,  이성재

IPC: H01L21/336

Abstract: 본 발명은 (110) 면방향을 갖는 SOI (Silicon-On-Insulator) 기판을 이용한 초미세 반도체 소자 및 그 제조 방법에 관한 것이다. 실리콘 기판, 매몰 산화층 및 실리콘층이 적층된 구조의 기판을 준비하는 단계와, 소스 및 드레인이 형성될 영역의 상기 실리콘층에 불순물 이온을 주입하는 단계와, 채널이 형성될 영역의 상기 실리콘층을 소정 깊이 식각하여 도랑을 형성하는 단계와, 상기 도랑의 양측벽에 불순물 이온이 도핑된 산화막 측벽을 형성하는 단계와, 상기 실리콘층에 주입된 이온과 상기 실리콘 측벽에 도핑된 이온의 내부 확산에 의해 상기 도랑 양측부의 상기 실리콘층에 소스 및 드레인 영역이 형성되는 동시에 상기 산화막 측벽 하부의 상기 실리콘층에 소스 및 드레인 확장영역이 형성되도록 열처리하는 단계와, 전체 상부면에 게이트 절연막을 형성한 후 채널영역의 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.