公开(公告)号：KR1020060028158A

公开(公告)日：2006-03-29

申请号：KR1020040077206

申请日：2004-09-24

Applicant: 한국전자통신연구원

Inventor： 조원주 ,  안창근 ,  임기주 ,  양종헌 ,  백인복 ,  이성재

IPC: H01L21/336 ,  H01L21/31 ,  H01L21/22 ,  H01L21/28

CPC classification number: H01L29/7835 ,  H01L29/41783 ,  H01L29/517 ,  H01L29/518 ,  H01L29/665 ,  H01L29/66659 ,  H01L29/7834

Abstract: 본 발명은 전계효과 트랜지스터 및 그 제조 방법에 관한 것으로, 측벽 스페이서(sidewall spacer) 형성 기술을 이용하고 박막의 증착 두께 조절을 통해 초미세 채널 길이를 가지는 전계효과 트랜지스터를 형성한다. 본 발명의 전계효과 트랜지스터는 소스와 드레인의 접합 깊이가 얕고, 소스와 게이트 그리고 드레인과 게이트의 중첩이 방지되어 기생저항이 낮다. 또한, 게이트 전계가 드레인 확장영역에 쉽게 유기되기 때문에 드레인측 채널에서의 캐리어 농도가 효과적으로 제어되며, 특히 드레인 확장영역이 소스 접합보다 얕게 형성되기 때문에 단채널 특성이 우수하다.
트랜지스터, 스페이서, 소스, 드레인, 확장영역, 기생저항

公开(公告)号：KR100491979B1

公开(公告)日：2005-05-27

申请号：KR1020030042766

申请日：2003-06-27

Applicant: 한국전자통신연구원

Inventor： 조원주 ,  이성재 ,  양종헌 ,  오지훈 ,  임기주 ,  안창근

IPC: H01L29/78

CPC classification number: H01L29/78696 ,  H01L21/28114 ,  H01L21/30608 ,  H01L29/045 ,  H01L29/1033 ,  H01L29/42376 ,  H01L29/4908 ,  H01L29/66553 ,  H01L29/66636 ,  H01L29/66772

Abstract: 초미세 채널 길이를 가지는 전계 효과 트랜지스터 및 그 제조방법을 개시한다. 본 발명의 초미세 채널 전계 효과 트랜지스터는, 입체 구조의 실리콘 와이어 채널 영역, 실리콘 와이어 채널 영역 양측으로 형성된 실리콘 전도층에 의해 마련된 소스/드레인 접합, 실리콘 와이어 채널 영역 상부에 고유전율을 가지는 게이트 절연막을 개재하여 형성된 게이트 전극, 및 소스/드레인 접합에 연결된 소스/드레인 전극을 포함한다. 입체 구조의 실리콘 와이어 채널 영역은 실리콘의 면방향에 따른 식각 속도 차이를 이용하여 사다리꼴 또는 삼각형의 단면을 가지게 형성할 수 있으며, 소스/드레인 접합은 고상 확산법에 의하여 형성함으로써 후속 공정의 열처리 온도를 낮출 수 있다. 이렇게 제조된 전계 효과 트랜지스터는 접합을 통한 누설 전류를 줄일 수 있고 소비 전력의 감소와 소자 신뢰성의 확보가 동시에 달성되며 고집적할 수 있다.

公开(公告)号：KR1020040022603A

公开(公告)日：2004-03-16

申请号：KR1020020054210

申请日：2002-09-09

Applicant: 한국전자통신연구원

Inventor： 정우석 ,  이성재 ,  조원주 ,  장문규

IPC: H01L21/338

CPC classification number: H01L21/67207 ,  H01L29/66848

Abstract: PURPOSE: An apparatus for fabricating a semiconductor device is provided to prevent unnecessary induction of impurities and formation of an oxide layer by interconnecting two chambers and by performing a cleaning process, a metal layer formation process and a subsequent process by an in-situ. CONSTITUTION: The first substrate holder(112) is installed in the lower portion of the first chamber(100) to mount a specimen. A halogen lamp(110) is installed in the upper portion to irradiate lamp light. A substrate door is formed in a side surface of the first chamber to load/unload the specimen. The second substrate holder(202) whose temperature can be controlled is installed in the lower portion of the second chamber(200) to mount the specimen. An intermediate layer is installed in the center part of the second chamber so that the upper and lower portions of the second chamber is divided to perform a process. An elevation unit(208) is attached to the second substrate holder to vertically transfer the second substrate holder with respect to the intermediate layer. A metal deposition unit is installed in the upper portion of the second chamber. A pump unit is connected to the first and second chambers to control the respective pressures of the first and second chambers. A gas injection unit controls the quantity of gas and injects the gas, connected to the first and second chambers. A connection path includes a gate valve, capable of reciprocating between the first and second chambers without introduction of exterior air.

Abstract translation: 目的：提供一种用于制造半导体器件的装置，以通过互连两个室并且通过原位执行清洁处理，金属层形成工艺和随后的工艺来防止杂质的不必要的感应和氧化物层的形成。 构成：第一衬底保持器（112）安装在第一腔室（100）的下部以安装试样。 在上部安装卤素灯（110）以照射灯光。 基板门形成在第一室的侧面，以装载/卸载试样。 温度可以控制的第二衬底保持器（202）安装在第二室（200）的下部以安装样本。 中间层安装在第二室的中心部分，使得第二室的上部和下部被分割以进行处理。 升高单元（208）附接到第二基板保持器，以相对于中间层垂直地传送第二基板保持器。 金属沉积单元安装在第二室的上部。 泵单元连接到第一和第二室以控制第一和第二室的相应压力。 气体喷射单元控制气体的量并喷射连接到第一和第二腔室的气体。 连接路径包括能够在不引入外部空气的情况下在第一和第二室之间往复运动的闸阀。

公开(公告)号：KR1020030042498A

公开(公告)日：2003-06-02

申请号：KR1020010073006

申请日：2001-11-22

Applicant: 한국전자통신연구원

Inventor： 이성재 ,  조원주 ,  박경완

IPC: H01L21/334

CPC classification number: H01L29/6659 ,  H01L21/2255 ,  H01L21/26586 ,  H01L21/823814 ,  H01L29/7833

Abstract: PURPOSE: A method for manufacturing an MOS(Metal Oxide Semiconductor) transistor having a shallow source/drain junction region is provided to prevent the potential occurrence due to the damage of a semiconductor substrate and to non-uniformly control the impurity concentration of a diffusion source layer by a plurality of doped ion implantations. CONSTITUTION: After forming a gate pattern(18) on a semiconductor substrate(10), a diffusion source layer is formed on the entire surface of the resultant structure. The first diffusion source layer(30) is formed on the gate pattern and the upper portion of the semiconductor substrate, and second diffusion source layer(34) is formed at both sidewalls of the gate pattern by repeatedly implanting the same doped dopants or different kinds of doped dopants into the diffusion source layer from different tilt angles. A shallow source/drain junction region(36,38) having an LDD(Lightly Doped Drain) and a source/drain region, are formed at both sides of the gate pattern by diffusing impurities included in the first and second diffusion source layer using a solid phase diffusion method.

Abstract translation: 目的：提供一种用于制造具有浅源极/漏极结区域的MOS（金属氧化物半导体）晶体管的方法，以防止由于半导体衬底的损坏引起的电位发生，并且不均匀地控制扩散源的杂质浓度 层通过多个掺杂离子注入。 构成：在半导体衬底（10）上形成栅极图案（18）之后，在所得结构的整个表面上形成扩散源层。 第一扩散源层（30）形成在栅极图案和半导体衬底的上部，并且通过重复地注入相同的掺杂掺杂剂或不同种类而在栅极图案的两个侧壁处形成第二扩散源层（34） 的掺杂掺杂剂从不同的倾斜角度进入扩散源层。 具有LDD（轻掺杂漏极）和源极/漏极区域的浅源极/漏极结区域（36,38）通过使用第一和第二扩散源层中包含的杂质扩散而形成在栅极图案的两侧 固相扩散法。

公开(公告)号：KR100659581B1

公开(公告)日：2006-12-20

申请号：KR1020050119225

申请日：2005-12-08

Applicant: 한국전자통신연구원

Inventor： 양종헌 ,  안창근 ,  임기주 ,  백인복 ,  조원주 ,  이성재

IPC: C30B29/06

Abstract: A method for crystallizing silicon, a thin film transistor manufactured by the same, and its manufacturing method are provided to improve electron mobility of the thin film transistor by metal-catalyst-induced crystallization. A crystalline filter(120) is formed on a substrate(100). A metal catalyst layer(130) is formed in the crystalline filter. A resist pattern having holes is formed on the substrate. The substrate is patterned along the resist pattern to form the crystalline filter of a well structure. An amorphous silicon layer(140) is deposited on the whole substrate including the crystalline filter. The substrate is thermally processed to crystallize the amorphous silicon layer by metal-catalyst-induced crystallization, so that electron mobility of a thin film transistor is improved.

Abstract translation: 提供一种用于使硅结晶的方法及由其制造的薄膜晶体管及其制造方法，以通过金属 - 催化剂诱导的结晶来改善薄膜晶体管的电子迁移率。 晶体滤波器（120）形成在衬底（100）上。 金属催化剂层（130）形成在晶体滤波器中。 在基板上形成具有孔的抗蚀剂图案。 沿着抗蚀剂图案图案化衬底以形成阱结构的晶体滤波器。 在包括晶体滤波器的整个基板上沉积非晶硅层（140）。 对基板进行热处理以通过金属 - 催化剂诱导的结晶使非晶硅层结晶，从而提高薄膜晶体管的电子迁移率。

公开(公告)号：KR100601053B1

公开(公告)日：2006-07-19

申请号：KR1020050034030

申请日：2005-04-25

Applicant: 한국전자통신연구원

Inventor： 양종헌 ,  백인복 ,  임기주 ,  안창근 ,  조원주 ,  이성재

IPC: H01L21/336

Abstract: 충돌 이온화를 이용한 트랜지스터 및 그 제조 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 게이트 유전막, 게이트 및 제1 및 제2 측벽 스페이서를 형성하고, 반도체 기판에 불순물을 경사 이온 주입하여 게이트 및 제1 및 제2스페이서에 마스킹(masking)되어 제1스페이서로부터 이격된 제1불순물층 및 제2스페이서 아래에 중첩되게 연장된 제2불순물층을 형성한다. 상호 간의 사이의 반도체 기판 영역을 이온화 영역으로 설정하는 소스 및 드레인을 제1 및 제2스페이서에 각각 자기 정렬되게 반도체 기판 상에 형성한다. 이때, 소스가 이온화 영역과 쇼트키 접합(schottky junction)을 이루게 제1금속 실리사이드막을 포함하여 형성되고, 드레인이 제2스페이서 아래에 중첩되는 제2불순물층 부분 및 제2불순물층 영역과 저항성 접촉(ohmic contact)을 이루게 제2스페이서에 정렬되는 제2실리사이드막을 포함하여 형성된다.
충돌 이온화, 애벌랜치 항복, 실리사이드, 쇼트키 장벽, 비대칭 소스 드레인

公开(公告)号：KR100590765B1

公开(公告)日：2006-06-15

申请号：KR1020030091886

申请日：2003-12-16

Applicant: 한국전자통신연구원

Inventor： 오지훈 ,  양종헌 ,  임기주 ,  안창근 ,  조원주 ,  이성재

IPC: H01L21/20

Abstract: SOI 소자를 구현하는 데 있어서 채널에서 자기가열 현상에 의하여 발생되는 열의 분산 능력이 우수한 MOSFET 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 MOSFET 소자는 기판상에 형성된 메사형 활성 영역과, 상기 기판과 상기 활성 영역과의 사이에 개재되어 있는 매몰 산화막과, 상기 활성 영역 및 상기 매몰 산화막의 주위를 포위하도록 형성되며 상기 매몰 산화막 보다 더 큰 열전도도를 가지는 소자분리 영역을 포함한다. 상기 활성 영역 위에는 게이트가 형성되고, 상기 활성 영역과 상기 게이트와의 사이에는 게이트 절연막이 개재되어 있다. 상기 게이트의 양측에서 상기 활성 영역 내에는 소스/드레인 영역이 형성되어 있다.
SOI, 열전도도, 싱크, 소자분리 영역,매몰 산화막, 채널

公开(公告)号：KR100516153B1

公开(公告)日：2005-09-21

申请号：KR1020030091335

申请日：2003-12-15

Applicant: 한국전자통신연구원

Inventor： 오지훈 ,  양종헌 ,  임기주 ,  안창근 ,  조원주 ,  이성재

IPC: H01L21/335

Abstract: SOI 기판을 이용한 극소 채널의 SOI 모스펫(MOSFET) 소자의 제조방법을 제공한다. 본 발명은 HSQ(hydrogen silsesquioxane)막의 리플로우(reflow) 공정을 이용하여 엘리베이티드 소스/드레인(ESD, elevated source/drain)을 형성하고, 저유전율의 절연막을 층간 절연막으로 형성한다. 이에 따라, 본 발명은 저저항의 소스/드레인 및 저유전율의 층간 절연막과 매우 얇은 두께의 실리콘 채널층을 갖는 SOI 기판을 사용함으로 단채널 효과를 억제할 수 있고 구동 능력이 향상되고 RC 지연 시간이 향상된 저전력 및 고속 동작의 SOI 모스펫 소자를 제조할 수 있다.

公开(公告)号：KR1020050062020A

公开(公告)日：2005-06-23

申请号：KR1020030093683

申请日：2003-12-19

Applicant: 한국전자통신연구원

Inventor： 조원주 ,  양종헌 ,  임기주 ,  안창근 ,  오지훈 ,  이성재

IPC: H01L29/78

Abstract: 이중 게이트 전극을 구비하는 모스펫 소자 및 그 제조방법을 제공한다. 본 발명의 모스펫 소자는 단결정 실리콘층에 형성된 소스/드레인 영역과 그 사이에 형성된 채널 영역과, 상기 채널 영역 상의 일부에 형성되고, 주 게이트 절연막 및 주 게이트 전극으로 구성된 주 게이트 스택과, 상기 주 게이트 스택의 양측벽, 상기 채널 영역의 일부 및 소스/드레인 영역 상에 형성되고, 확장부 형성 게이트 절연막 및 확장부 형성 게이트 전극으로 구성된 확장부 형성 게이트 스택을 포함하여 이루어진다. 본 발명의 모스펫 소자는 상기 확장부 형성 게이트 전극을 통하여 상기 주 게이트의 양측 하부에 소스/드레인 확장부를 전기적으로 형성할 수 있어 단채널 효과 억제에 유리하고 구동 능력을 향상시킬 수 있다.

公开(公告)号：KR1020050060302A

公开(公告)日：2005-06-22

申请号：KR1020030091886

申请日：2003-12-16

Applicant: 한국전자통신연구원

Inventor： 오지훈 ,  양종헌 ,  임기주 ,  안창근 ,  조원주 ,  이성재

IPC: H01L21/20

Abstract: SOI 소자를 구현하는 데 있어서 채널에서 자기가열 현상에 의하여 발생되는 열의 분산 능력이 우수한 MOSFET 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 MOSFET 소자는 기판상에 형성된 메사형 활성 영역과, 상기 기판과 상기 활성 영역과의 사이에 개재되어 있는 매몰 산화막과, 상기 활성 영역 및 상기 매몰 산화막의 주위를 포위하도록 형성되며 상기 매몰 산화막 보다 더 큰 열전도도를 가지는 소자분리 영역을 포함한다. 상기 활성 영역 위에는 게이트가 형성되고, 상기 활성 영역과 상기 게이트와의 사이에는 게이트 절연막이 개재되어 있다. 상기 게이트의 양측에서 상기 활성 영역 내에는 소스/드레인 영역이 형성되어 있다.