公开(公告)号：DE112013001687T5

公开(公告)日：2015-01-08

申请号：DE112013001687

申请日：2013-05-15

Applicant: IBM

Inventor： CHANG JOSEPHINE ,  SLEIGHT JEFFREY W

IPC: H01L21/8242 ,  H01L27/108

Abstract: Ein Halbleiter-Nanodraht wird integral mit einem Rundum-Halbleiter-Anteil (30D) gebildet, der sich in Kontakt mit Seitenwänden einer leitfähigen Abdeckstruktur (18) befindet, die sich an einem oberen Anteil eines tiefen Grabens befindet und sich in Kontakt mit einer inneren Elektrode (16) eines Tiefgrabenkondensators befindet. Der Halbleiter-Nanodraht (30N) ist oberhalb einer vergrabenen Isolatorschicht (20) schwebend gehalten. Eine Gate-Dielektrikum-Schicht (32L) wird auf den Oberflächen der Struktur (30P) aus einem Halbleitermaterial gebildet, die den Halbleiter-Nanodraht und den Rundum-Halbleiter-Anteil beinhaltet. Ein Rundum-Gate-Elektroden-Anteil (30D) wird um einen mittleren Anteil des Halbleiter-Nanodrahts gebildet, und es werden Gate-Abstandshalter (52) gebildet. Physisch freigelegte Anteile der Struktur aus dem strukturierten Halbleitermaterial werden entfernt, und es wird eine selektive Epitaxie und eine Metallisierung durchgeführt, um ein source-seitiges Ende des Halbleiter-Nanodrahts mit der leitfähigen Abdeckstruktur zu verbinden.

公开(公告)号：GB2497490B

公开(公告)日：2014-02-26

申请号：GB201305905

申请日：2011-10-03

Applicant: IBM ,  JSR CORP

Inventor： CHANG JOSEPHINE ,  CHARNS LESLIE ,  CUMMINGS JASON E ,  GUILLORN MICHAEL ,  HUPKA LUKASZ J ,  KOLI DINESH ,  KONNO TOMOHISA ,  KRISHNAN MAHADEVAIYER ,  LOFARO MICHAEL F ,  NALASKOWSKI JAKUB W ,  NODA MASAHIRO ,  PENIGALAPATI DINESH K ,  YAMANAKA TATSUYA

IPC: H01L21/304 ,  H01L21/3105 ,  H01L29/66 ,  H01L29/786

公开(公告)号：GB2497490A

公开(公告)日：2013-06-12

申请号：GB201305905

申请日：2011-10-03

Applicant: IBM ,  JSR CORP

Inventor： CHANG JOSEPHINE ,  CHARNS LESLIE ,  CUMMINGS JASON E ,  GUILLORN MICHAEL ,  HUPKA LUKASZ J ,  KOLI DINESH ,  KONNO TOMOHISA ,  KRISHNAN MAHADEVAIYER ,  LOFARO MICHAEL F ,  NALASKOWSKI JAKUB W ,  NODA MASAHIRO ,  PENIGALAPATI DINESH K ,  YAMANAKA TATSUYA

IPC: H01L21/304 ,  H01L21/3105 ,  H01L29/66 ,  H01L29/786

Abstract: A planarization method includes planarizing a semiconductor wafer in a first chemical mechanical polish step to remove overburden and planarize a top layer leaving a thickness of top layer material over underlying layers. The top layer material is planarized in a second chemical mechanical polish step to further remove the top layer and expose underlying layers of a second material and a third material such that a selectivity of the top layer material to the second material to the third material is between about 1:1:1 to about 2:1:1 to provide a planar topography.

公开(公告)号：GB2495826A

公开(公告)日：2013-04-24

申请号：GB201218064

申请日：2012-10-09

Applicant: IBM

Inventor： CHANG JOSEPHINE ,  GUILLORN MICHAEL ,  GLODDE MARTIN

IPC: H01L29/06 ,  H01L29/423 ,  H01L51/00 ,  H01L51/05

Abstract: A structure includes a substrate 10 having a carbon nanotube 14 disposed over a surface; the carbon nanotube 14 is partially disposed within a protective electrically insulating layer 16; the structure further includes a gate stack disposed over the substrate 10; a first portion of a length of the carbon nanotube 14 not covered by the protective electrically insulating layer 16 passes through the gate stack; source and drain contacts are disposed adjacent to the gate stack, where second and third portions of the length of carbon nanotube 14 not covered by the protective electrically insulating layer 16 are electrically coupled to the source and drain contacts; the gate stack and the source and drain contacts are contained within the protective electrically insulating layer 16 and within an electrically insulating organic planarization layer 18 that is disposed over the protective electrically insulating layer 16. Also disclosed is a method to fabricate said carbon nanotube-based transistor. Wherein the gate stack may comprise a gate electrode 26 and gate insulator 24, where the gate insulator may comprise a high-k material.