公开(公告)号：GB2524534A

公开(公告)日：2015-09-30

申请号：GB201405374

申请日：2014-03-26

Applicant: IBM

Inventor： PAPANDREOU NIKOLAOS ,  POZIDIS CHARALAMPOS ,  STANISAVLJEVIC MILOS ,  SEBASTIAN ABU

IPC: G11C13/00 ,  G11C11/56

Abstract: A device and method for determining the cell state of a resistive memory cell (such as a phase change memory PCM cell) having a plurality M of programmable cell states. The device comprises a sensing circuit 110, a settling circuit (S2,150) a prebiasing circuit 130, 131 S1 150, and a resistor Ro, 150 coupled in parallel to the resistive memory cell 200, wherein the resistor is configured to reduce the effective resistance seen by the pre biasing circuit, hence reducing the effective RC time constant of the line and reducing the overall settling time. The sensing circuit is configured to sense a sensing voltage of the resistive memory cell and output a resultant value in response to the sensing voltage which is indicative for the actual cell state. The settling circuit is configured to rapidly settle the sensing voltage to a certain target voltage representing one of the M programmable cell states. The pre biasing circuit 130 is configured to rapidly pre bias a bitline capacitance of the resistive memory cell such that the sensing voltage is close to the certain target voltage. The resistance Ro 150 may be between five and fifteen times smaller than the highest resistance value of the resistive memory cell or PCM cell. A controller (5 figure 1) activates switches S1,S2,S3 to enable pre-bias, settling and sampling modes. The controller also feeds, during the pre bias phase, a number N of gradually rising biasing voltages Vo to the pre bias circuit and bitline by means of a source follower clamping or limiter circuit 131.

公开(公告)号：GB2509858B

公开(公告)日：2015-08-26

申请号：GB201406675

申请日：2012-06-27

Applicant: IBM

Inventor： MITTELHOLZER THOMAS ,  PAPANDREOU NIKOLAOS ,  POZIDIS CHARALAMPOS

IPC: G11C11/56

公开(公告)号：GB2522960A

公开(公告)日：2015-08-12

申请号：GB201420447

申请日：2014-11-18

Applicant: IBM

Inventor： MITTELHOLZER THOMAS ,  PAPANDREOU NIKOLAOS ,  POZIDIS CHARALAMPOS

IPC: G06F11/10 ,  H03M13/29

Abstract: Methods and apparatus are provided for encoding an input data block u for storage in q-level cells of solid-state memory 2. At least part u of an input block u is modulation encoded into a first group of qary symbols c' via a first drift-tolerant encoding scheme 27. A preliminary block P is produced which comprises c' and any remainder u" of the input block u not encoded via the first encoding scheme. Parity data b is generated for the preliminary block P via an error-correction encoding scheme 31. The parity data b and any said remainder u" of the input block are modulation encoded into a second group of qary symbols c" via a second drift-tolerant encoding scheme 33. The qary symbols of said first and second groups c', c" are supplied for storage in respective q-level memory cells. Such an arrangement aims to provide a combined inner/outer encoding system using two drift-tolerant encoding schemes to perform the modulation encoding, with reverse concatenation of the first drift tolerant encoding scheme and the error correction encoding scheme.

公开(公告)号：GB2520708A

公开(公告)日：2015-06-03

申请号：GB201320982

申请日：2013-11-28

Applicant: IBM

Inventor： ANTONAKOPOULOS THEODORE ,  MITTELHOLZER THOMAS ,  PAPANDREOU NIKOLAOS ,  POZIDIS CHARALAMPOS

IPC: G11C11/56 ,  G06F11/10 ,  G11C13/00

Abstract: A multi-stage codeword detector 100 and method of operation for detecting codewords from read signals RS received from a multi-level memory device 200. The multi-stage codeword detector 100 includes a first detection stage 110 for a coarse detection of a first codeword C1 from a received read signal RS, a second detection stage 120 for a fine detection of a second codeword C2 from the received read signal RS, and a deciding entity 130 for deciding on using the second detection stage 120 for the received read signal RS in dependence on a reliability indicator RI indicating a certain reliability level of the received read signal RS. The deciding entity may be configured to forward the first codeword C1 after decoding to an output buffer (150 figure 5) if the reliability indicator RI indicated that the reliability level of the RS is higher than a reliability threshold, and to forward the RS to the second detection stage 130 if the reliability indicator indicates the reliability level is less than or equal to a certain reliability threshold. The reliability indicator may include information based on the noise level or error rate of the received signal RS or may be based on temperature or number of set/reset cycles of the memory cells. Preferably a coarse codeword detection unit may be incorporated based on a vector based minimum distance criterion providing a coarse estimated level means (CM) of RS. Similarly a vector based fine level estimation means (FM) is associated with the second codeword. The multi-level memory devise may be a phase change memory device MLC PCM or a MLC Flash device.

公开(公告)号：DE102014112947A1

公开(公告)日：2015-03-26

申请号：DE102014112947

申请日：2014-09-09

Applicant: IBM

Inventor： POZIDIS CHARALAMPOS ,  PAPANDREOU NIKOLAOS ,  MITTELHOLZER THOMAS

IPC: G11C16/34

Abstract: Verfahren und Vorrichtungen werden bereitgestellt zum Ermitteln von Zustandsebenen- Schwellenwerten für Speicherzellen mit q Zustandsebenen. Eine Vielzahl der Speicherzellen wird gelesen, um entsprechende Lesesignalkomponenten zu erhalten. Die Lesesignalkomponenten werden in Abhängigkeit vom Signalwert verarbeitet, um einem Signalwertvektor zu erzeugen, der eine Reihe von Elementen aufweist, die die Verteilung von Lesesignalkomponenten in der Reihenfolge des Signalwertes angeben. Der Signalwertvektor wird mit einem Gleitfenster abgetastet, das länger ist als der Abstand von aufeinander folgenden Fensterpositionen beim Abtasten. An jeder Fensterposition wird in Abhängigkeit von den Elementen des Signalwertvektors in dem Fenster eine Maßzahl Mi berechnet. Ein Zustandsebenen-Schwellenwert für aufeinander folgende Speicherzellen- Zustandsebenen wird dann in Abhängigkeit von einer Variation der Maßzahl während des Abtastens ermittelt.

公开(公告)号：GB2513749A

公开(公告)日：2014-11-05

申请号：GB201411882

申请日：2012-11-20

Applicant: IBM

Inventor： MITTELHOLZER THOMAS ,  PAPANDREOU NIKOLAOS ,  POZIDIS CHARALAMPOS

IPC: G06F11/10

Abstract: Methods and apparatus are provided for reading and writing data in q-level cells of solid-state memory (2), where q>2. Input data is encoded into codewords having N q ary symbols, wherein the symbols of each codeword satisfy a single-parity-check condition. Each symbol is written in a respective cell of the solid state memory (2) by setting the cell to a level dependent on the q ary value of the symbol. Memory cells are read to obtain read signals corresponding to respective codewords. The codewords corresponding to respective read signals are detected by relating the read signals to a predetermined set of N-symbol vectors of one of which each possible codeword is a permutation.

公开(公告)号：DE112012005424T5

公开(公告)日：2014-09-18

申请号：DE112012005424

申请日：2012-11-20

Applicant: IBM

Inventor： MITTELHOLZER THOMAS ,  PAPANDREOU NIKOLAOS ,  POZIDIS CHARALAMPOS

IPC: G06F11/10

Abstract: Verfahren und Vorrichtungen werden bereitgestellt zum Lesen und Schreiben von Daten in Speicherzellen mit q Zuständen eines Halbleiterspeichers (2), wobei q > 2. Eingabedaten werden in Codewörter mit N q-stufigen Zeichen codiert, wobei die Zeichen jedes Codeworts eine Bedingung einer Einzelparitätsprüfung erfüllen. Jedes Zeichen wird in eine jeweilige Speicherzelle des Halbleiterspeichers (2) geschrieben, indem die Speicherzelle auf einen Zustand eingestellt wird, der von dem q-stufigen Wert des Zeichens abhängt. Speicherzellen werden gelesen, um Lesesignale zu erhalten, die den jeweiligen Codewörtern entsprechen. Die Codewörter, die den jeweiligen Lesesignalen entsprechen, werden erkannt, indem die Lesesignale mit einer vorgegebenen Menge von N-Zeichen-Vektoren in Beziehung gesetzt werden, von denen jedes mögliche Codewort eine Permutation darstellt.

公开(公告)号：DE102012220711A1

公开(公告)日：2013-05-29

申请号：DE102012220711

申请日：2012-11-14

Applicant: IBM

Inventor： PAPANDREOU NIKOLAOS ,  SEBASTIAN ABU ,  PANTAZI ANGELIKI ,  POZIDIS CHARALAMPOS

IPC: G11C13/02

Abstract: Bereitgestellt werden Verfahren und eine Vorrichtung zum Programmieren einer Phasenwechsel-Speicherzelle (10) mit s > 2 programmierbaren Zellenzuständen. Mindestens ein Steuersignal (VBL, VWL) wird angelegt, um einen Programmierimpuls zur Programmieren der Zelle (10) zu erzeugen. Mindestens ein Steuersignal (VBL, VWL) wird während des Programmierimpulses verändert, um den Programmierimpuls in Abhängigkeit von dem zu programmierenden Zellenzustand zu formen und eine ausgewählte aus einer Vielzahl von Programmierimpuls-Signalformen zu erzeugen, die jeweiligen Programmierbahnen (TA, TB, TC, TD) zum Programmieren der Zellenzustände entsprechen. Die ausgewählte Programmierimpuls-Signalform entspricht einer Programmierbahn, die den zu programmierenden Zellenzustand enthält.

公开(公告)号：DE112020005695T5

公开(公告)日：2022-09-01

申请号：DE112020005695

申请日：2020-10-26

Applicant: IBM

Inventor： PAPANDREOU NIKOLAOS ,  PLETKA ROMAN ,  STOICA RADU ,  IOANNOU NIKOLAS ,  TOMIC SASA ,  POZIDIS CHARALAMPOS

IPC: G06F12/02

Abstract: Aspekte der vorliegenden Erfindung offenbaren ein Verfahren, Computerprogrammprodukt und System zum Steuern des Betriebs eines Arrays von nichtflüchtigen Speicherzellen, das Zellen aufweist, die selektiv für Einzelbit- und Multibit-Speicherung konfigurierbar sind. Das Verfahren umfasst einen Speichercontroller, der das Array selektiv für den Betrieb in einem Hybridmodus, in dem das Array sowohl für Einzelbit-Speicherung konfigurierte Zellen als auch für Multibit-Speicherung konfigurierte Zellen aufweist, und einem Multibit-Modus konfiguriert, in dem alle Zellen in dem Array für Multibit-Speicherung konfiguriert sind. Das Verfahren umfasst ferner ein dynamisches Umschalten des Speichercontrollers zwischen der Hybrid- und der Multibit-Modus-Konfiguration des Arrays, in Abhängigkeit davon, ob eine Array-Kapazitätsnutzung einen definierten Schwellenwert überschreitet, der mit einer verbesserten Lebensdauer des Arrays verbunden ist.

公开(公告)号：DE112020005350T5

公开(公告)日：2022-08-11

申请号：DE112020005350

申请日：2020-10-16

Applicant: IBM

Inventor： PAPANDREOU NIKOLAOS ,  POZIDIS CHARALAMPOS ,  IOANNOU NIKOLAS ,  PLETKA ROMAN ,  STOICA RADU IOAN ,  TOMIC SASA ,  FRY AARON ,  FISHER TIMOTHY

IPC: G06F11/07 ,  G06F11/08

Abstract: Ein durch einen Computer implementiertes Verfahren gemäß einem Ansatz aufweist: Verwenden eines ersten Kalibrierungsschemas, um die gegebene Seite in dem Block zu kalibrieren, indem eine erste Anzahl von unabhängigen Lesespannung-Offsetwerten für die gegebene Seite berechnet wird. Es wird versucht, die gegebene kalibrierte Seite zu lesen, und als Reaktion auf ein Feststellen, dass beim Versuch, die gegebene kalibrierte Seite zu lesen, ein Fehlerkorrekturcode-Fehler aufgetreten ist, wird ein zweites Kalibrierungsschema zum Neukalibrieren der gegebenen Seite in dem Block verwendet. Das zweite Kalibrierungsschema ist so konfiguriert, dass es eine zweite Anzahl von unabhängigen Lesespannung-Offsetwerten für die gegebene Seite berechnet. Es wird auch versucht, die neu kalibrierte gegebene Seite zu lesen. Als Reaktion auf ein Feststellen, dass beim Versuch, die gegebene neu kalibrierte Seite zu lesen, ein Fehlerkorrekturcode-Fehler aufgetreten ist, werden eine oder mehrere Anweisungen zum Verlagern von Daten gesendet, die auf der gegebenen Seite gespeichert sind.