公开(公告)号：DE102004001956A1

公开(公告)日：2005-08-11

申请号：DE102004001956

申请日：2004-01-13

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OSSIMITZ PETER

IPC: G01R31/28 ,  H01L23/498 ,  H01L23/538 ,  H01L23/58 ,  H01L23/50 ,  H01L21/60 ,  H01L21/66

公开(公告)号：DE10343578A1

公开(公告)日：2005-05-19

申请号：DE10343578

申请日：2003-09-18

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OSSIMITZ PETER ,  GIBSON GAVIN

IPC: H01L23/58 ,  H01L23/50 ,  H01L21/66 ,  H05K1/18

公开(公告)号：DE10335809A1

公开(公告)日：2005-03-10

申请号：DE10335809

申请日：2003-08-05

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OSSIMITZ PETER ,  ARNOLD RALF

IPC: G01R31/3185 ,  G01R31/3193 ,  G01R31/3183

Abstract: An electronic element, test system and method of testing an electronic circuit are provided. The electronic circuit has input and output terminals. The input terminals receive a test signal sequence to test the electronic circuit. Actual value signals of a 3-value logic of the electronic circuit are provided at the output terminals in response to the test signal sequence. A comparator circuit has first and second input terminals and an output terminal. Each of the output terminals of the electronic circuit are coupled to a first input terminal. The second input terminals receive desired value signals. The comparator circuit compares the actual value signals with the desired value signals and provides the comparison to the output terminal of the comparator circuit.

公开(公告)号：DE102017100057B4

公开(公告)日：2022-03-03

申请号：DE102017100057

申请日：2017-01-03

Applicant: INFINEON TECHNOLOGIES AG

Inventor： JACOBS TOBIAS ,  OSSIMITZ PETER

IPC: H01L23/50 ,  H01L21/768 ,  H01L23/522

Abstract: Mehrschichtige integrierte Schaltung, aufweisend:eine erste leitfähige Schicht (102), die ein erstes Material aufweist;einen ersten Kontaktanschluss (108), der an die erste leitfähige Schicht (102) gekoppelt ist;eine zweite leitfähige Schicht (104), die über der ersten leitfähigen Schicht (102) angeordnet ist, wobei die zweite leitfähige Schicht (104) ein zweites Material aufweist;einen zweiten Kontaktanschluss (110), der an die zweite leitfähige Schicht (104) gekoppelt ist; undmindestens eine Öffnung (112, 114) in der zweiten leitfähigen Schicht (104), wobei der erste Kontaktanschluss (108) über die Öffnung (112, 114) in der zweiten leitfähigen Schicht (104) extern zugänglich ist, so dass der erste Kontaktanschluss (108) und der zweite Kontaktanschluss (110) gleichzeitig extern zugänglich sind,wobei der erste Kontaktanschluss (108) und der zweite Kontaktanschluss (110) aus verschiedenen Materialien bestehen, wobei der erste Kontaktanschluss (108) aus einem Material besteht, das mit dem ersten Material der ersten leitfähigen Schicht (102) kompatibel ist, und der zweite Kontaktanschluss (110) aus einem Material besteht, das mit dem zweiten Material der zweiten leitfähigen Schicht (104) kompatibel ist.

公开(公告)号：DE102014100509B4

公开(公告)日：2021-05-27

申请号：DE102014100509

申请日：2014-01-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OSSIMITZ PETER ,  DAAK MATTHIAS VON ,  BEER GOTTFRIED

IPC: H01L23/50 ,  G01R31/28 ,  H01L21/50 ,  H01L21/66 ,  H01L23/12

Abstract: Verfahren zur Herstellung und Testung eines Chipgehäuses (100), wobei das Verfahren umfasst:das Herstellen eines Chipgehäuses (100), wobei das Chipgehäuse (100) einen Halbleiterchip (110), der eine integrierte Schaltung enthält, und eine an dem Halbleiterchip (110) befestigte Verstärkungsstruktur (120) umfasst, wobei das Chipgehäuse (100) eine untere Hauptseite und eine zur unteren Hauptseite entgegengesetzte obere Hauptseite aufweist, wobei die untere Hauptseite zumindest zum Teil durch eine freiliegende Oberfläche (110b) des Halbleiterchips (110) ausgebildet ist und die obere Hauptseite durch eine Anschlussfläche (120a) der Verstärkungsstruktur (120) ausgebildet ist, auf welcher eine erste Gruppe von externen Anschlussstellen (300) des Chipgehäuses (100) und eine zweite Gruppe von externen Anschlussstellen (400) des Chipgehäuses angeordnet sind, wobei eine Stellengröße der Anschlussstellen der ersten Gruppe von Anschlussstellen (300) größer ist als eine Stellengröße der Anschlussstellen der zweiten Gruppe von Anschlussstellen (400);das Durchführen eines Burn-In-Tests auf Gehäuseebene, wobei das Durchführen des Burn-In-Tests das Platzieren des Chipgehäuses (100) in einer Burn-In-Prüfbuchse (600) umfasst, wobei eine Vielzahl von ersten elektrischen Kontakten (602) in der Burn-In-Prüfbuchse (600) aufgenommen ist und die ersten elektrischen Kontakte (602) elektrische Verbindungen zu Anschlussstellen aus der ersten Gruppe von Anschlussstellen (300) herstellen; unddas Durchführen eines Funktionstests des Chipgehäuses (100) auf Gehäuseebene, wobei das Durchführen des Funktionstests das Platzieren des Chipgehäuses (100) in einer Funktionstestbuchse (700) umfasst, wobei eine Vielzahl von zweiten elektrischen Kontakten (702, 704) in der Funktionstestbuchse (700) aufgenommen ist und die zweiten elektrischen Kontakte (702, 704) elektrische Verbindungen zu zumindest einer Anschlussstelle aus der ersten Gruppe von Anschlussstellen (300) und zu einer Vielzahl von Anschlussstellen aus der zweiten Gruppe von Anschlussstellen (400) herstellen.

公开(公告)号：DE102015101440A1

公开(公告)日：2016-08-04

申请号：DE102015101440

申请日：2015-02-02

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BEER GOTTFRIED ,  OSSIMITZ PETER

IPC: H01L23/50 ,  H01L21/58 ,  H01L23/36 ,  H01L25/04 ,  H01L25/16 ,  H01L25/18

Abstract: Ein Halbleiterbauelement-Package weist eine elektronische Komponente und eine elektrische Zwischenverbindung auf. Die elektronische Komponente ist an der elektrischen Zwischenverbindung angebracht. Die elektrische Zwischenverbindung ist dafür ausgelegt, die elektrische Komponente mit externen Anschlüssen des Halbleiterbauelement-Package elektrisch zu koppeln. Die elektrische Zwischenverbindung besitzt eine erste Hauptfläche, die der elektronischen Komponente zugewandt ist, und eine zweite Hauptfläche gegenüber der ersten Hauptfläche. Das Halbleiterbauelement-Package weist ferner einen ersten Halbleiterchip auf, der der zweiten Hauptfläche der elektrischen Zwischenverbindung zugewandt ist.

公开(公告)号：DE102004039831B4

公开(公告)日：2016-05-12

申请号：DE102004039831

申请日：2004-08-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FRANKOWSKY GERD DR ,  OSSIMITZ PETER

IPC: G11C29/00 ,  G01R31/3185 ,  H01L23/02

Abstract: Multi-Chip-Package (1), aufweisend zumindest einen Speicherchip (2) mit einer Vielzahl von flüchtigen Speicherzellen und einen, einen Mikrocontroller (11) enthaltenden Logikbaustein-Chip (3), der mit dem zumindest einen Speicherchip (2) gekoppelt ist, wobei der Logikbaustein-Chip (3) umfasst: mindestens einen nichtflüchtigen Speicher (7) zum dauerhaften Speichern einer Adresse einer defekten Speicherzelle im Speicherchip (2), einen Komparator (8), der mit dem mindestens einen nichtflüchtigen Speicher (7) gekoppelt ist und der eine an einem Eingang anliegende Adresse bei Schreib/Lese-Zugriffen auf den Speicherchip (2) mit der in dem mindestens einen nichtflüchtigen Speicher (7) gespeicherten Adresse vergleicht, einen flüchtigen Speicher (10), der als ein statischer Direktzugriffsspeicher oder als ein oder mehrere Speicherregister ausgebildet ist, und einen Multiplexer (9), der von dem Komparator (8) derart angesteuert ist, dass in Abhängigkeit vom Vergleichsergebnis im Komparator (8) ein Schreib/Lese-Zugriff entweder auf eine Speicherzelle im Speicherchip (2) oder auf eine Speicherzelle im flüchtigen Speicher (10) erfolgt.

公开(公告)号：DE102014112330A1

公开(公告)日：2015-03-05

申请号：DE102014112330

申请日：2014-08-27

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SCHAEFER JÜRGEN ,  CHEN LIU ,  DINKEL MARKUS ,  MACHEINER STEFAN ,  OSSIMITZ PETER

IPC: H01L23/36 ,  H01L25/16 ,  H05K3/28 ,  H05K7/20

Abstract: Eine elektronische Vorrichtung umfasst ein Substrat, mindestens einen elektronischen Chip, der auf dem Substrat montiert und elektrisch damit verbunden ist und als Systemsteuereinheit zum Steuern eines verbunden Systems konfiguriert ist, eine Wärmeableitstruktur, die thermisch mit dem mindestens einen elektronischen Chip verbunden ist und zum Ableiten von Wärme, die von dem mindestens einen elektronischen Chip bei Betrieb der elektronischen Vorrichtung erzeugt wird, konfiguriert ist, und eine Überspritzstruktur, die zum mindestens teilweisen Verkapseln des mindestens einen elektronischen Chips und des Substrats konfiguriert ist.

公开(公告)号：DE102014106640A1

公开(公告)日：2014-11-13

申请号：DE102014106640

申请日：2014-05-12

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BAUER ROBERT ,  JACOBS TOBIAS ,  OSSIMITZ PETER

IPC: H01L23/50 ,  H01L21/60 ,  H01L23/488 ,  H01L23/522

Abstract: Eine Chipanordnung kann umfassen: einen Chip einschließlich einer Mehrzahl von elektrischen Netzen, wobei jedes elektrische Netz mindestens eine Bondinsel umfasst; und eine Mehrzahl von auf der mindestens einen Bondinsel einer Mehrheit der Mehrzahl von elektrischen Netzen gebildeten Säulen, wobei die Mehrzahl von Säulen für die Verbindung der mindestens einen Bondinsel der Mehrheit der Mehrzahl von elektrischen Netzen mit einem chipexternen Anschlussbereich konfiguriert ist.

公开(公告)号：DE102014100509A1

公开(公告)日：2014-07-24

申请号：DE102014100509

申请日：2014-01-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OSSIMITZ PETER ,  DAAK MATTHIAS VON ,  BEER GOTTFRIED

IPC: H01L23/50 ,  G01R31/28 ,  H01L21/50 ,  H01L21/66

Abstract: Ein Verfahren zur Herstellung und Testung eines Chipgehäuses ist beschrieben. Das herzustellende Chipgehäuse umfasst einen Halbleiterchip, der eine integrierte Schaltung enthält, und eine an dem Halbleiterchip befestigte Verstärkungsstruktur. Ferner weist das Chipgehäuse eine untere Hauptseite und eine zur unteren Hauptseite entgegengesetzte obere Hauptseite auf, wobei die untere Hauptseite zumindest zum Teil durch eine freiliegende Oberfläche des Halbleiterchips ausgebildet ist und die obere Hauptseite durch eine Anschlussfläche der Verstärkungsstruktur ausgebildet ist, auf welcher externe Anschlussstellen des Chipgehäuses angeordnet sind. Nach seiner Herstellung wird das Gehäuse einem Burn-In-Test auf Gehäuseebene unterzogen.