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    VERFAHREN ZUR HERSTELLUNG UND TESTUNG EINES CHIPGEHÄUSES
    2.
    发明专利
    VERFAHREN ZUR HERSTELLUNG UND TESTUNG EINES CHIPGEHÄUSES 未知

    公开(公告)号：DE102014100509B4

    公开(公告)日：2021-05-27

    申请号：DE102014100509

    申请日：2014-01-17

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： OSSIMITZ PETER ,  DAAK MATTHIAS VON ,  BEER GOTTFRIED

    IPC: H01L23/50 ,  G01R31/28 ,  H01L21/50 ,  H01L21/66 ,  H01L23/12

    Abstract: Verfahren zur Herstellung und Testung eines Chipgehäuses (100), wobei das Verfahren umfasst:das Herstellen eines Chipgehäuses (100), wobei das Chipgehäuse (100) einen Halbleiterchip (110), der eine integrierte Schaltung enthält, und eine an dem Halbleiterchip (110) befestigte Verstärkungsstruktur (120) umfasst, wobei das Chipgehäuse (100) eine untere Hauptseite und eine zur unteren Hauptseite entgegengesetzte obere Hauptseite aufweist, wobei die untere Hauptseite zumindest zum Teil durch eine freiliegende Oberfläche (110b) des Halbleiterchips (110) ausgebildet ist und die obere Hauptseite durch eine Anschlussfläche (120a) der Verstärkungsstruktur (120) ausgebildet ist, auf welcher eine erste Gruppe von externen Anschlussstellen (300) des Chipgehäuses (100) und eine zweite Gruppe von externen Anschlussstellen (400) des Chipgehäuses angeordnet sind, wobei eine Stellengröße der Anschlussstellen der ersten Gruppe von Anschlussstellen (300) größer ist als eine Stellengröße der Anschlussstellen der zweiten Gruppe von Anschlussstellen (400);das Durchführen eines Burn-In-Tests auf Gehäuseebene, wobei das Durchführen des Burn-In-Tests das Platzieren des Chipgehäuses (100) in einer Burn-In-Prüfbuchse (600) umfasst, wobei eine Vielzahl von ersten elektrischen Kontakten (602) in der Burn-In-Prüfbuchse (600) aufgenommen ist und die ersten elektrischen Kontakte (602) elektrische Verbindungen zu Anschlussstellen aus der ersten Gruppe von Anschlussstellen (300) herstellen; unddas Durchführen eines Funktionstests des Chipgehäuses (100) auf Gehäuseebene, wobei das Durchführen des Funktionstests das Platzieren des Chipgehäuses (100) in einer Funktionstestbuchse (700) umfasst, wobei eine Vielzahl von zweiten elektrischen Kontakten (702, 704) in der Funktionstestbuchse (700) aufgenommen ist und die zweiten elektrischen Kontakte (702, 704) elektrische Verbindungen zu zumindest einer Anschlussstelle aus der ersten Gruppe von Anschlussstellen (300) und zu einer Vielzahl von Anschlussstellen aus der zweiten Gruppe von Anschlussstellen (400) herstellen.

    VERFAHREN ZUR HERSTELLUNG UND TESTUNG EINES CHIPGEHÄUSES
    3.
    发明专利
    VERFAHREN ZUR HERSTELLUNG UND TESTUNG EINES CHIPGEHÄUSES 未知

    公开(公告)号：DE102014100509A1

    公开(公告)日：2014-07-24

    申请号：DE102014100509

    申请日：2014-01-17

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： OSSIMITZ PETER ,  DAAK MATTHIAS VON ,  BEER GOTTFRIED

    IPC: H01L23/50 ,  G01R31/28 ,  H01L21/50 ,  H01L21/66

    Abstract: Ein Verfahren zur Herstellung und Testung eines Chipgehäuses ist beschrieben. Das herzustellende Chipgehäuse umfasst einen Halbleiterchip, der eine integrierte Schaltung enthält, und eine an dem Halbleiterchip befestigte Verstärkungsstruktur. Ferner weist das Chipgehäuse eine untere Hauptseite und eine zur unteren Hauptseite entgegengesetzte obere Hauptseite auf, wobei die untere Hauptseite zumindest zum Teil durch eine freiliegende Oberfläche des Halbleiterchips ausgebildet ist und die obere Hauptseite durch eine Anschlussfläche der Verstärkungsstruktur ausgebildet ist, auf welcher externe Anschlussstellen des Chipgehäuses angeordnet sind. Nach seiner Herstellung wird das Gehäuse einem Burn-In-Test auf Gehäuseebene unterzogen.

    4.
    发明专利
    未知

    公开(公告)号：DE10113239C1

    公开(公告)日：2002-08-22

    申请号：DE10113239

    申请日：2001-03-19

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： ORDONEZ ESTHER VEGA ,  KERN THOMAS ,  DAAK MATTHIAS VON

    IPC: G11C16/28 ,  G11C16/26

    Abstract: The invention relates to an evaluation circuit for reading out the information stored in a memory cell, the current (read-out current) carried on a bit line (3) being assessed, the evaluation circuit (10) comprising a bit line decoder (2) and a precharge and converter circuit (4). In order to reduce the read-out duration particularly in the case of large scale integrated memory cells (1), a current source (6) is provided, which increases the read-out current (Imeas) by an offset current (Ioff).

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