公开(公告)号：EP3155658A4

公开(公告)日：2018-02-28

申请号：EP14895276

申请日：2014-06-16

Applicant: INTEL CORP

Inventor： NELSON DONALD W ,  WEBB M CLAIR ,  MORROW PATRICK ,  JUN KIMIN

IPC: H01L27/06 ,  H01L21/60 ,  H01L23/12

CPC classification number: H01L25/0652 ,  H01L23/5383 ,  H01L23/5384 ,  H01L23/5389 ,  H01L24/03 ,  H01L24/06 ,  H01L24/17 ,  H01L25/50 ,  H01L2224/16225 ,  H01L2924/0002 ,  H01L2924/1436 ,  H01L2924/00

Abstract: A method including forming a first substrate including an integrated circuit device layer disposed between a plurality of first interconnects and a plurality of second interconnects; coupling a second substrate including a memory device layer to the first substrate so that the memory device layer is juxtaposed to one of the plurality of first interconnects and the plurality of second interconnects; and removing a portion of the first substrate. An apparatus including a device layer including a plurality of circuit devices disposed between a plurality of first interconnects and a plurality of second interconnects on a substrate; a memory device layer including a plurality of memory devices juxtaposed and coupled to one of the plurality of first interconnects and the plurality of second interconnects; and contacts points coupled to one of ones of the first plurality of interconnects and ones of the second plurality of interconnects.

公开(公告)号：EP3084813A4

公开(公告)日：2017-07-26

申请号：EP13899740

申请日：2013-12-18

Applicant: INTEL CORP

Inventor： MORROW PATRICK ,  JUN KIMIN ,  SON IL-SEOK ,  BASKARAN RAJASHREE ,  FISCHER PAUL B

IPC: H01L21/8258 ,  H01L27/085

CPC classification number: H01L27/0203 ,  H01L21/6835 ,  H01L21/8258 ,  H01L23/528 ,  H01L27/085 ,  H01L29/16 ,  H01L29/20 ,  H01L2221/68363

Abstract: An embodiment includes an apparatus comprising: a first layer, including a first semiconductor switching element, coupled to a first portion of a first bonding material; and a second layer, including a second semiconductor switching element, coupled to a second portion of a second bonding material; wherein (a) the first layer is over the second layer, (b) the first portion is directly connected to the second portion, and (c) first sidewalls of the first portion are unevenly serrated. Other embodiments are described herein.

Abstract translation: 一个实施例包括一种装置，该装置包括：第一层，其包括第一半导体开关元件，其耦合到第一接合材料的第一部分; 以及包括第二半导体开关元件的第二层，其耦合到第二键合材料的第二部分; 其中（a）所述第一层位于所述第二层上方，（b）所述第一部分直接连接至所述第二部分，并且（c）所述第一部分的第一侧壁不均匀锯齿。 这里描述了其他实施例。

公开(公告)号：EP3050078A4

公开(公告)日：2017-05-17

申请号：EP13894789

申请日：2013-09-25

Applicant: INTEL CORP

Inventor： BASKARAN RAJASHREE ,  JUN KIMIN ,  MORROW PATRICK

IPC: H01L27/06 ,  H01L21/84 ,  H01L27/108 ,  H01L29/94

CPC classification number: H01L27/10832 ,  H01L21/84 ,  H01L27/0629 ,  H01L27/0688 ,  H01L27/10861 ,  H01L27/10867 ,  H01L27/1087 ,  H01L28/20 ,  H01L28/87 ,  H01L28/91 ,  H01L29/945

Abstract: Methods of forming passive elements under a device layer are described. Those methods and structures may include forming at least one passive structure, such as a capacitor and a resistor structure, in a substrate, wherein the passive structures are vertically disposed within the substrate. An insulator layer is formed on a top surface of the passive structure, a device layer is formed on the insulator layer, and a contact is formed to couple a device disposed in the device layer to the at least one passive structure.

Abstract translation: 描述了在器件层下形成无源元件的方法。 那些方法和结构可以包括在基板中形成至少一个无源结构，诸如电容器和电阻器结构，其中无源结构垂直地设置在基板内。 绝缘体层形成在无源结构的顶表面上，器件层形成在绝缘体层上，并且形成接触以将设置在器件层中的器件耦合到至少一个无源结构。

公开(公告)号：SG10202007838PA

公开(公告)日：2021-04-29

申请号：SG10202007838P

申请日：2020-08-17

Applicant: INTEL CORP

Inventor： ELSHERBINI ADEL ,  LE VAN ,  SWAN JOHANNA ,  LIFF SHAWNA ,  MORROW PATRICK ,  PASDAST GERALD ,  HUANG MIN

Abstract: Techniques and mechanisms for providing at a packaged device an integrated circuit (IC) chip and a chiplet, wherein memory resources of the chiplet are accessible by a processor core of the IC chip. In an embodiment, a hardware interface of the packaged device includes first conductive contacts at a side of the chiplet, wherein second conductive contacts of the hardware interface are electrically interconnected to the IC chip each via a respective path which is independent of the chiplet. In another embodiment, one or more of the first conductive contacts are configured to deliver power, or communicate a signal, to a device layer of one of the IC chip or the chiplet.

公开(公告)号：DE102020121319A1

公开(公告)日：2021-04-01

申请号：DE102020121319

申请日：2020-08-13

Applicant: INTEL CORP

Inventor： ELSHERBINI ADEL ,  LE VAN ,  SWAN JOHANNA ,  LIFF SHAWNA ,  MORROW PATRICK ,  PASDAST GERALD ,  HUANG MIN

IPC: H01L25/065 ,  G06F12/0802 ,  G06F15/78 ,  H01L23/50

Abstract: Techniken und Mechanismen zum Schaffen eines integrierten Schaltungschips (IC-Chips) und eines Chiplets an einer Verbundvorrichtung, wobei Speicherbetriebsmittel des Chiplets für einen Prozessorkern des IC-Chips zugänglich sind. In einer Ausführungsform umfasst eine Hardware-Schnittstelle einer Verbundvorrichtung erste leitfähige Kontakte an einer Seite des Chiplets, wobei zweite leitfähige Kontakte der Hardware-Schnittstelle mit dem IC-Chip jeweils über einen jeweiligen Pfad elektrisch verschaltet sind, der vom Chiplet unabhängig ist. In einer anderen Ausführungsform sind einer oder mehrere der ersten leitfähigen Kontakte dazu konfiguriert, Leistung zu einer Vorrichtungsschicht von einem des IC-Chips und des Chiplets zu liefern oder ein Signal zu diesen zu übermitteln.

公开(公告)号：DE112018007144T5

公开(公告)日：2020-11-12

申请号：DE112018007144

申请日：2018-02-22

Applicant: INTEL CORP

Inventor： LILAK AARON ,  PHAN ANH ,  DEWEY GILBERT ,  RACHMADY WILLY ,  MORROW PATRICK

IPC: H01L27/06 ,  H01L21/768 ,  H01L23/522 ,  H01L29/78

Abstract: Interconnect-Metallisierung einer integrierte Schaltungsvorrichtung weist einen Seitenwandkontakt zwischen leitfähigen Merkmalen auf. In einer gestapelten Vorrichtung kann ein Anschluss-Interconnect einer Vorrichtungsschicht eine Seitenwand eines leitfähigen Merkmals in einer anderen Vorrichtungsschicht oder zwischen zwei Vorrichtungsschichten schneiden. In manchen Beispielen kann ein Anschluss-Interconnect, das an ein einen Gate-, Source- oder Drain-Anschluss eines finFET in einer vertikal gestapelten Vorrichtung gekoppelt ist, sich zu einer Tiefe unter einer Ebene der Finne erstrecken und eine Seitenwand eines anderen Interconnects oder eines anderen Vorrichtungsanschlusses schneiden, der sich in einer anderen Ebene der gestapelten Vorrichtung befindet. Eine Stoppschicht unter einer Deckfläche des leitfähigen Merkmals kann einen Seitenwandkontakt erlauben, während Interconnect-Kurzschlüsse vermieden werden.

公开(公告)号：DE112017008312T5

公开(公告)日：2020-09-17

申请号：DE112017008312

申请日：2017-12-29

Applicant: INTEL CORP

Inventor： RACHMADY WILLY ,  SHARMA ABHISHEK ANIL ,  PILLARISETTY RAVI ,  MORROW PATRICK ,  MEHANDRU RISHABH ,  LILAK AARON D ,  DEWEY GILBERT ,  HUANG CHENG-YING

IPC: H01L21/8238 ,  H01L27/092 ,  H01L29/66 ,  H01L29/78

Abstract: Eine integrierte Schaltung umfasst: eine Finnenstruktur, die Germanium umfasst, über einer Schicht aus Isolationsmaterial; ein Gruppe-III-V-Halbleitermaterial, das die Finnenstruktur umfasst, über der Schicht aus Isolationsmaterial; eine erste Gate-Struktur auf einem Abschnitt der Finnenstruktur, die Germanium umfasst; eine zweite Gate-Struktur auf einem Abschnitt der Finnenstruktur, die ein Gruppe-III-V-Halbleitermaterial umfasst; eine erste S/D-Region über der Schicht aus Isolationsmaterial und lateral benachbart zu dem Abschnitt der Finnenstruktur, die Germanium umfasst, die erste S/D-Region umfassend eine p-Typ-Verunreinigung und zumindest eines von Silizium oder Germanium; eine zweite S/D-Region über der Schicht aus Isolationsmaterial und lateral benachbart zu dem Abschnitt des Gruppe-III-V-Halbleitermaterials, der die Finnenstruktur umfasst, die zweite S/D-Region umfassend eine n-Typ-Verunreinigung und ein zweites Gruppe-III-V-Halbleitermaterial; und eine Schicht umfassend Germanium zwischen der Schicht aus Isolationsmaterial und der zweiten S/D-Region.

公开(公告)号：DE102020102331A1

公开(公告)日：2020-09-03

申请号：DE102020102331

申请日：2020-01-30

Applicant: INTEL CORP

Inventor： LILAK AARON D ,  DEWEY GILBERT ,  RACHMADY WILLY ,  MEHANDRU RISHABH ,  MANNEBACH EHREN ,  HUANG CHENG-YING ,  PHAN ANH ,  MORROW PATRICK

IPC: H01L27/088 ,  H01L23/12

Abstract: Gestapelte Transistoren mit unterschiedlichen Gate-Längen in unterschiedlichen Bauelementstrata sowie zugehörige Verfahren und Bauelemente sind hier offenbart. Bei einigen Ausführungsbeispielen kann eine Integrierte-Schaltung-Struktur gestapelte Strata von Transistoren umfassen, wobei zwei unterschiedliche Bauelementstrata unterschiedliche Gate-Längen aufweisen.

公开(公告)号：DE102019130777A1

公开(公告)日：2020-06-18

申请号：DE102019130777

申请日：2019-11-14

Applicant: INTEL CORP

Inventor： LILAK AARON D ,  RACHMADY WILLY ,  DEWEY GILBERT ,  JUN KIMIN ,  YOO HUI JAE ,  MORROW PATRICK ,  MA SEAN T ,  PHAN ANH ,  SHARMA ABHISHEK ,  HUANG CHENG-YING ,  MANNEBACH EHREN

IPC: H01L27/108 ,  H01L21/8242 ,  H01L27/12

Abstract: Ausführungsbeispiele beschreiben hierin Techniken für ein Halbleiterbauelement, das eine Speicherzelle vertikal über einem Substrat umfasst. Die Speicherzelle umfasst einen Metall-Isolator-Metall- (MIM-) Kondensator an einem unteren Bauelementabschnitt und einen Transistor an einem oberen Bauelementabschnitt über dem unteren Bauelementabschnitt. Der MIM-Kondensator umfasst eine erste Platte und eine zweite Platte, die von der ersten Platte durch eine Kondensatordielektrikumsschicht getrennt ist. Die erste Platte umfasst eine erste Gruppe von Metallkontakten, die mit einer Metallelektrode vertikal über dem Substrat gekoppelt sind. Die erste Gruppe von Metallkontakten befindet sich innerhalb einer oder mehrerer Metallschichten über dem Substrat in einer horizontalen Richtung parallel zu einer Oberfläche des Substrats. Ferner ist die Metallelektrode der ersten Platte des MIM-Kondensators auch eine Source-Elektrode des Transistors. Andere Ausführungsbeispiele können beschrieben und/oder beansprucht sein.

公开(公告)号：DE112016007503T5

公开(公告)日：2020-02-20

申请号：DE112016007503

申请日：2016-12-23

Applicant: INTEL CORP

Inventor： MORROW PATRICK ,  KOBRINSKY MAURO J ,  BOHR MARK T ,  GHANI TAHIR ,  MEHANDRU RISHABH

IPC: H01L29/772 ,  H01L29/417 ,  H01L29/78

Abstract: Transistorzellenarchitekturen umfassen sowohl Vorderseiten- als auch Rückseiten-Strukturen. Ein Transistor kann eine oder mehrere Halbleiterfinnen mit einem Gate-Stapel umfassen, der entlang einer Seitenwand eines Kanalabschnitts der Finne angeordnet ist. Ein oder mehrere Source/Drain-Regionen der Finne werden geätzt, um Vertiefungen mit einer Tiefe unter der Kanalregion zu bilden. Die Vertiefungen können sich durch die gesamte Finnenhöhe erstrecken. Der Source/Drain-Halbleiter wird dann innerhalb der Vertiefung abgeschieden, wobei die Kanalregion an eine tiefe Source/Drain gekoppelt wird. Eine Rückseite des Transistors wird verarbeitet, um das tiefe Source/Drain-Halbleiter-Material freizulegen. Ein oder mehrere Rückseiten-Zwischenverbindungs-Metallisierungsebenen können mit der tiefen Source/Drain des Transistors gekoppelt sein.